静电放电保护结构.pdf

一种静电放电保护结构，包括P型衬底；位于所述P型衬底内的N型阱区和P型阱区，所述N型阱区和所述P型阱区相邻并接触；位于所述N型阱区内的第一N型掺杂区和第一P型掺杂区，所述第一N型掺杂区和所述第一P型掺杂区耦接于静电放电输入端；位于所述P型阱区内的第二N型掺杂区和第二P型掺杂区，所述第二N型掺杂区和所述第二P型掺杂区耦接于静电放电输出端；位于至少一阱区内的反向掺杂区，所述反向掺杂区适于增大所述静电放电输入端与所述静电放电输出端之间的阻抗。本发明技术方案提供的静电放电保护结构的维持电压较大，有利于避免闩锁效应。

权利要求书1.  一种静电放电保护结构，其特征在于，包括：P型衬底；位于所述P型衬底内的N型阱区和P型阱区，所述N型阱区和所述P型阱区相邻并接触；位于所述N型阱区内的第一N型掺杂区和第一P型掺杂区，所述第一N型掺杂区和所述第一P型掺杂区耦接于静电放电输入端；位于所述P型阱区内的第二N型掺杂区和第二P型掺杂区，所述第二N型掺杂区和所述第二P型掺杂区耦接于静电放电输出端；位于至少一阱区内的反向掺杂区，所述反向掺杂区适于增大所述静电放电输入端与所述静电放电输出端之间的阻抗。2.  如权利要求1所述的静电放电保护结构，其特征在于，所述反向掺杂区为N型反向掺杂区，位于所述P型阱区内、所述第二N型掺杂区的下方。3.  如权利要求1所述的静电放电保护结构，其特征在于，所述反向掺杂区为P型反向掺杂区，位于所述N型阱区内、所述第一P型掺杂区的下方。4.  如权利要求1所述的静电放电保护结构，其特征在于，所述反向掺杂区包括第一反向掺杂区和第二反向掺杂区；所述第一反向掺杂区为N型反向掺杂区，位于所述P型阱区内、所述第二N型掺杂区的下方；所述第二反向掺杂区为P型反向掺杂区，位于所述N型阱区内、所述第一P型掺杂区的下方。5.  如权利要求1至4任一项所述的静电放电保护结构，其特征在于，所述反向掺杂区的掺杂浓度为1E12/cm2至1E14/cm2。6.  如权利要求1至4任一项所述的静电放电保护结构，其特征在于，所述反向掺杂区的掺杂能量为1keV至100keV。7.  如权利要求1至4任一项所述的静电放电保护结构，其特征在于，还包括升压电阻，所述第二P型掺杂区通过所述升压电阻耦接于所述静电放电输出 端。8.  如权利要求7所述的静电放电保护结构，其特征在于，所述升压电阻的电阻值不大于20Ω。9.  如权利要求1所述的静电放电保护结构，其特征在于，所述静电放电输出端接地。10.  如权利要求1所述的静电放电保护结构，其特征在于，所述第一N型掺杂区和所述第二N型掺杂区为N型重掺杂区，所述第一P型掺杂区和所述第二P型掺杂区为P型重掺杂区。

说明书静电放电保护结构
技术领域
本发明涉及静电放电保护技术，特别涉及一种静电放电保护结构。
背景技术
随着半导体芯片的应用越来越广泛，半导体芯片受到静电损伤的现象也越来越多，通常10V左右的静电电压就可能损毁没有静电放电（ESD，electrostatic discharge）保护的半导体芯片。现在有很多种静电放电保护结构的设计和应用，通常包括：薄栅N型场效应晶体管、二极管、齐纳管、可控硅（SCR，Silicon Controlled Rectifier）结构等。但是在单位面积下，不同的静电放电保护结构所能承受的最大电压不同，其中在P型阱区内形成N型掺杂区所构成的二极管所能承受的最大电压为0.167V/μm2，齐纳二极管所能承受的最大电压为0.667V/μm2，薄栅N型场效应晶体管所能承受的最大电压为0.194V/μm2，可控硅结构所能承受的最大电压为1.9V/μm2。可控硅结构所能承受的最大电压最大，因此，现有的集成电路大多采用可控硅结构进行静电放电保护。
图1是现有的一种可控硅结构的结构示意图。参考图1，所述可控硅结构包括：P型衬底10；位于所述P型衬底10内的N型阱区11和P型阱区12，所述N型阱区11和所述P型阱区12相邻并接触；位于所述N型阱区11内的第一N型掺杂区13和第一P型掺杂区14；位于所述P型阱区12内的第二N型掺杂区15和第二P型掺杂区16；所述第一N型掺杂区13和所述第一P型掺杂区14耦接于静电放电输入端Vin，所述第二N型掺杂区15和所述第二P型掺杂区16耦接于静电放电输出端Vout，所述静电放电输出端Vout通常接地。
图2是所述可控硅结构的伏安特性曲线示意图。参考图2，横坐标表示输入所述可控硅结构的电压，单位：V；纵坐标表示流过所述可控硅结构的电流，单位：A；图中的实曲线表示所述可控硅结构的伏安特性曲线，点a表示所述可控硅结构的触发点，其对应的横坐标值为所述可控硅结构的触发电压的电压值。所述可控硅结构的触发电压为所述N型阱区11和所述P型阱区12之间PN结的雪崩击穿电压，即当输入所述静电放电输入端Vin的静电电压达到所述触 发电压时，所述可控硅结构导通，进行静电放电。由于所述N型阱区11和所述P型阱区12的掺杂浓度较低，所述可控硅结构的触发电压很高。
然而，当所述可控硅结构被静电电压触发后，只要所述静电放电输入端Vin有一个较低的维持电压（所述维持电压的电压值通常低于集成电路的电源电压的电压值Vdd），所述可控硅结构仍然处于导通状态，形成闩锁（latch up）效应。在闩锁效应状态下，流过所述可控硅结构的电流不断增大，电能在所述可控硅结构内不断累积，容易造成所述可控硅结构的损坏。
发明内容
本发明解决的是现有的静电放电保护结构因维持电压较低易形成闩锁效应的问题。
为解决上述问题，本发明提供一种静电放电保护结构，包括：
P型衬底；
位于所述P型衬底内的N型阱区和P型阱区，所述N型阱区和所述P型阱区相邻并接触；
位于所述N型阱区内的第一N型掺杂区和第一P型掺杂区，所述第一N型掺杂区和所述第一P型掺杂区耦接于静电放电输入端；
位于所述P型阱区内的第二N型掺杂区和第二P型掺杂区，所述第二N型掺杂区和所述第二P型掺杂区耦接于静电放电输出端；
位于至少一阱区内的反向掺杂区，所述反向掺杂区适于增大所述静电放电输入端与所述静电放电输出端之间的阻抗。
可选的，所述反向掺杂区为N型反向掺杂区，位于所述P型阱区内、所述第二N型掺杂区的下方。
可选的，所述反向掺杂区为P型反向掺杂区，位于所述N型阱区内、所述第一P型掺杂区的下方。
可选的，所述反向掺杂区包括第一反向掺杂区和第二反向掺杂区；
所述第一反向掺杂区为N型反向掺杂区，位于所述P型阱区内、所述第 二N型掺杂区的下方；
所述第二反向掺杂区为P型反向掺杂区，位于所述N型阱区内、所述第一P型掺杂区的下方。
可选的，所述反向掺杂区的掺杂浓度为1E12/cm2至1E14/cm2。
可选的，所述反向掺杂区的掺杂能量为1keV至100keV。
可选的，所述静电放电保护结构还包括升压电阻，所述第二P型掺杂区通过所述升压电阻耦接于所述静电放电输出端。
可选的，所述升压电阻的电阻值不大于20Ω。
可选的，所述静电放电输出端接地。
可选的，所述第一N型掺杂区和所述第二N型掺杂区为N型重掺杂区，所述第一P型掺杂区和所述第二P型掺杂区为P型重掺杂区。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的静电放电保护结构在N型阱区和P型阱区中的至少一阱区内设置反向掺杂区，增大了所述静电放电保护结构的静电放电输入端和静电放电输出端之间的阻抗。所述静电放电输入端和静电放电输出端之间的阻抗增大，能够减小所述静电放电保护结构中寄生三极管的电流增益，从而减缓所述寄生三极管的正反馈速度，最终增大所述静电放电保护结构的维持电压，有利于避免闩锁效应，使所述静电放电保护结构不易损坏。
本发明的可选方案中，所述静电放电保护结构还包括升压电阻，所述升压电阻能够减小所述静电放电保护结构的触发电压。所述静电放电保护结构的触发电压减小，能够防止因所述静电放电保护结构尚未开启而集成电路的内部电路已被静电放电所破坏的情况产生，提高了所述集成电路的可靠性。
附图说明
图1是现有的一种可控硅结构的结构示意图；
图2是图1所示的可控硅结构的伏安特性曲线示意图；
图3是图1所示的可控硅结构的等效电路图；
图4是本发明实施例提供的一种静电放电保护结构的结构示意图；
图5是本发明实施例提供的另一种静电放电保护结构的结构示意图；
图6是图5所示的静电放电保护结构的等效电路图；
图7是本发明实施例提供的另一种静电放电保护结构的结构示意图；
图8是本发明实施例提供的另一种静电放电保护结构的结构示意图；
图9是本发明实施例提供的另一种静电放电保护结构的结构示意图；
图10是本发明实施例提供的另一种静电放电保护结构的结构示意图。
具体实施方式
正如背景技术中所描述的，图1所示的可控硅结构的维持电压较低，容易造成所述可控硅结构的损坏。图3是图1所示的可控硅结构的等效电路图，参考图3，所述可控硅结构包括寄生PNP三极管Q1、寄生NPN三极管Q2、第一寄生电阻Rnw以及第二寄生电阻Rpw。所述寄生PNP三极管Q1的发射极和所述第一寄生电阻Rnw的一端耦接于静电放电输入端Vin，所述寄生PNP三极管Q1的基极连接所述第一寄生电阻Rnw的另一端和所述寄生NPN三极管Q2的集电极，所述寄生PNP三极管Q1的集电极连接所述寄生NPN三极管Q2的基极和所述第二寄生电阻Rpw的一端；所述第二寄生电阻Rpw的另一端和所述寄生NPN三极管Q2的发射极耦接于静电放电输出端Vout。
结合图1和图3，所述第一P型掺杂区14、所述N型阱区11以及所述P型阱区12构成所述寄生PNP三极管Q1，所述N型阱区11、所述P型阱区12以及所述第二N型掺杂区15构成所述寄生NPN三极管Q2，所述N型阱区11和所述第一N型掺杂区13之间的电阻作为所述第一寄生电阻Rnw，所述P型阱区12和所述第二P型掺杂区16之间的电阻作为所述第二寄生电阻Rpw。
所述可控硅结构应用于集成电路中，适于释放所述集成电路产生的静电电压。当集成电路发生静电放电且静电放电产生的静电电压达到所述可控硅结构的触发电压时，所述可控硅结构导通，进行静电释放。由于所述寄生PNP三极管Q1和所述寄生NPN三极管Q2具有电流放大作用，所述可控硅结构 的放电能力非常强，静电电压能够很快被释放掉，达到保护集成电路的内部电路的目的。然而，由于所述静电放电输入端Vin与所述集成电路连接，所述可控硅结构的维持电压很低，即使在静电电压被释放后，若有高于所述维持电压的电压（例如所述集成电路的电源电压）输入所述静电放电输入端Vin，所述可控硅结构仍旧处于导通状态，即形成闩锁效应。在闩锁效应状态下，电能在所述可控硅结构内不断累积，最终造成所述可控硅结构的损坏。
本发明技术方案提供一种静电放电保护结构，通过在N型阱区和P型阱区中的至少一阱区内设置反向掺杂区以增大静电放电输入端与静电放电输出端之间的阻抗，提高所述静电放电保护结构的维持电压，从而在静电电压释放结束后，使所述静电放电保护结构停止工作，避免产生闩锁效应，防止所述静电放电结构损坏。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4是本发明实施例提供的一种静电放电保护结构的结构示意图。参考图4，所述静电放电保护结构包括P型衬底40；位于所述P型衬底40内的N型阱区41和P型阱区42，所述N型阱区41和所述P型阱区42相邻并接触；位于所述N型阱区41内的第一N型掺杂区43和第一P型掺杂区44，所述第一N型掺杂区43和所述第一P型掺杂区44耦接于静电放电输入端Vin；位于所述P型阱区42内的第二N型掺杂区45和第二P型掺杂区46，所述第二N型掺杂区45和所述第二P型掺杂区46耦接于静电放电输出端Vout，通常，所述静电放电输出端Vout接地；位于所述P型阱区42内、所述第二N型掺杂区45下方的反向掺杂区47，所述反向掺杂区47为N型掺杂区。
需要说明的是，设置所述反相掺杂区47能够提高所述静电放电保护结构的维持电压，因此，所述反相掺杂区47的掺杂浓度和掺杂能量可以根据需要获得的维持电压的电压值进行设置，本发明对此不作限制。在本实施例中，所述反相掺杂区47的掺杂浓度为1E12/cm2至1E14/cm2，掺杂能量为1keV至100keV。所述第一P型掺杂区44和所述第二P型掺杂区46为P型重掺杂区，可以利用同一形成工艺同时形成；所述第一N型掺杂区43和所述第二N型掺杂区45为N型重掺杂区，可以利用同一形成工艺同时形成。
图4所示的静电放电保护结构的等效电路与图1所示的可控硅结构的等效电路类似，可参考图3所示的等效电路。结合图3和图4，在本实施例中，所述反向掺杂区47能够增大所述静电放电输入端Vin与所述静电放电输出端Vout之间的阻抗，减小所述寄生NPN三极管Q2的电流增益，使所述寄生NPN三极管Q1和所述寄生NPN三极管Q2的正反馈变迟缓，提高所述静电放电保护结构的维持电压。由于所述静电放电保护结构的维持电压提高，在静电电压释放结束后，输入所述静电放电输入端Vin的电压（例如集成电路的电源电压）达不到所述静电放电保护结构的维持电压，所述静电放电保护结构不再导通，即不会形成闩锁效应。因此，在所述静电放电结构内不会有电能累积，所述静电放电保护结构不易损坏。
对于图1所示的可控硅结构，其触发电压较高，可能出现所述可控硅结构尚未开启而集成电路的内部电路已被静电放电所破坏的情况。因此，本发明实施例还提供另一种触发电压较低的静电放电保护结构，能够提高集成电路的可靠性。
图5是本发明实施例提供的另一种静电放电保护结构的结构示意图。参考图5，所述静电放电保护结构包括P型衬底50、N型阱区51、P型阱区52、第一N型掺杂区53、第一P型掺杂区54、第二N型掺杂区55、第二P型掺杂区56、反向掺杂区57以及升压电阻Rext。所述P型衬底50、N型阱区51、P型阱区52、第一N型掺杂区53、第一P型掺杂区54、第二N型掺杂区55、第二P型掺杂区56以及反向掺杂区57的结构与图4类似，具体可参考对图4的描述，在此不再赘述。在本实施例中，所述第二P型掺杂区56通过所述升压电阻Rext耦接于静电放电输出端Vout。
图6是图5所示的静电放电保护结构的等效电路图。参考图6，所述静电放电保护结构包括寄生PNP三极管Q1、寄生NPN三极管Q2、第一寄生电阻Rnw、第二寄生电阻Rpw以及所述升压电阻Rext。所述寄生PNP三极管Q1的发射极和所述第一寄生电阻Rnw的一端耦接于静电放电输入端Vin，所述寄生PNP三极管Q1的基极连接所述第一寄生电阻Rnw的另一端和所述寄生NPN三极管Q2的集电极，所述寄生PNP三极管Q1的集电极连接所述寄生NPN三极管Q2的基极和所述第二寄生电阻Rpw的一端；所述第二寄生电阻 Rpw的另一端连接所述升压电阻Rext的一端；所述升压电阻Rext的另一端和所述寄生NPN三极管Q2的发射极耦接于静电放电输出端Vout。
由于增加了所述升压电阻Rext，增大了所述寄生NPN三极管Q2的基极的电压。因此，与现有技术相比，在有静电电压输入时，所述寄生NPN三极管Q2能够更早导通，即所述静电放电保护结构的触发电压降低。所述静电放电保护结构的触发电压降低后，能够防止出现所述静电放电保护结构尚未开启而集成电路的内部电路已被静电放电所破坏的情况，提高了所述集成电路的可靠性。
通过调整所述升压电阻Rext的电阻值，可以调整所述静电放电保护结构的触发电压。在本实施例中，所述升压电阻Rext的电阻值不大于20Ω。需要说明的是，所述升压电阻Rext的电阻值可以根据需要获得的触发电压的电压值进行设置：需要获得的触发电压越低，所述升压电阻Rext的电阻值设置得越大。
图7是本发明实施例提供的另一种静电放电保护结构的结构示意图。参考图7，所述静电放电保护结构包括P型衬底70、N型阱区71、P型阱区72、第一N型掺杂区73、第一P型掺杂区74、第二N型掺杂区75、第二P型掺杂区76以及反向掺杂区77。所述P型衬底70、N型阱区71、P型阱区72、第一N型掺杂区73、第一P型掺杂区74、第二N型掺杂区75以及第二P型掺杂区76的结构与图4对应的实施例类似，具体可参考对图4的描述，在此不再赘述。
在本实施例中，所述反向掺杂区77为P型反向掺杂区，位于所述N型阱区71内、所述第一P型掺杂区74下方。图7所示的静电放电保护结构的等效电路与图1所示的可控硅结构的等效电路类似，可参考图3所示的等效电路。所述反向掺杂区77能够增大所述静电放电输入端Vin与所述静电放电输出端Vout之间的阻抗，减小所述寄生PNP三极管Q1的电流增益，使所述寄生PNP三极管Q1和所述寄生NPN三极管Q2的正反馈变迟缓，提高所述静电放电保护结构的维持电压。
图8是本发明实施例提供的另一种静电放电保护结构的结构示意图。参 考图8，所述静电放电保护结构包括P型衬底80、N型阱区81、P型阱区82、第一N型掺杂区83、第一P型掺杂区84、第二N型掺杂区85、第二P型掺杂区86、反向掺杂区87以及升压电阻Rext。所述P型衬底80、N型阱区81、P型阱区82、第一N型掺杂区83、第一P型掺杂区84、第二N型掺杂区85、第二P型掺杂区86以及反向掺杂区87的结构与图7对应的实施例类似，具体可参考对图7的描述，在此不再赘述。在本实施例中，所述第二P型掺杂区86通过所述升压电阻Rext耦接于静电放电输出端Vout。
图9是本发明实施例提供的另一种静电放电保护结构的结构示意图。参考图9，所述静电放电保护结构包括P型衬底90、N型阱区91、P型阱区92、第一N型掺杂区93、第一P型掺杂区94、第二N型掺杂区95、第二P型掺杂区96、第一反向掺杂区97以及第二反向掺杂区98。所述P型衬底90、N型阱区91、P型阱区92、第一N型掺杂区93、第一P型掺杂区94、第二N型掺杂区95以及第二P型掺杂区96的结构与图4对应的实施例类似，具体可参考对图4的描述，在此不再赘述。
在本实施例中，所述第一反向掺杂区97为N型反向掺杂区，位于所述P型阱区92内、所述第二N型掺杂区95下方；所述第二反向掺杂区98为P型反向掺杂区，位于所述N型阱区91内、所述第一P型掺杂区94下方。图9所示的静电放电保护结构的等效电路与图1所示的可控硅结构的等效电路类似，可参考图3所示的等效电路。所述第一反向掺杂区97和所述第二反向掺杂区98能够增大所述静电放电输入端Vin与所述静电放电输出端Vout之间的阻抗，减小所述寄生PNP三极管Q1和所述寄生NPN三极管Q2的电流增益，使所述寄生PNP三极管Q1和所述寄生NPN三极管Q2的正反馈变迟缓，提高所述静电放电保护结构的维持电压。
图10是本发明实施例提供的另一种静电放电保护结构的结构示意图。参考图10，所述静电放电保护结构包括P型衬底100、N型阱区101、P型阱区102、第一N型掺杂区103、第一P型掺杂区104、第二N型掺杂区105、第二P型掺杂区106、第一反向掺杂区107、第二反向掺杂区108以及升压电阻Rext。所述P型衬底100、N型阱区101、P型阱区102、第一N型掺杂区103、第一P型掺杂区104、第二N型掺杂区105、第二P型掺杂区106、第一反向 掺杂区107以及第二反向掺杂区108的结构与图9对应的实施例类似，具体可参考对图9的描述，在此不再赘述。在本实施例中，所述第二P型掺杂区106通过所述升压电阻Rext耦接于静电放电输出端Vout。
综上所述，本发明技术方案提供的静电放电保护结构通过在N型阱区和P型阱区中的至少一阱区内设置反向掺杂区，增大了所述静电放电保护结构的维持电压，避免闩锁效应的产生，使所述静电放电保护结构不易损坏。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。