一种基于二次氧化法的GANE/D集成器件制备方法.pdf

本发明公开了一种基于二次氧化法的GaN E/D集成器件的制备方法，基于传统耗尽型AlGaN（AlInN）/AlN/GaN异质结构，采用氧化方法精确控制势垒层厚度，一次氧化使势垒层减薄到原来厚度的一半，沟道中仍保持高浓度二维电子气，氧化生成的介质作为D模器件栅介质；然后将E模器件栅脚区域的介质去除，再进行二次氧化，将势垒层完全消耗，沟道中二维电子气耗尽，同时生成E模器件栅脚介质，两次氧化工艺完成相同，使得E、D模器件工艺完全兼容、栅介质厚度相同，保证了器件结构和器件性能相匹配。本发明采用氧化方法减薄势垒层实现E模器件制备，工艺可控性高；使E、D模工艺完全兼容且E、D模器件栅介质厚度相同、性能匹配，有利于提高GaN E/D集成电路的成品率。

权利要求书1.  一种基于二次氧化法的GaN E/D集成器件制备方法，其特征在于：其制备步骤依次包括如下：a）在衬底（1）上依次生长成核层（2）、AlyGa1-yN缓冲层（3）、GaN沟道层（4）、AlN插入层（5）、势垒层（6），构成GaN HEMT异质结构，在AlN插入层（5）与GaN沟道层（4）之间异质界面处形成二维电子气（7）；b）在完成常规欧姆金属电极（8）后，进行第一次氧化，消耗部分势垒层（6），使其厚度减为原来的一半，同时表面生成第一层氧化介质Al2O3（9）；此时在AlN插入层（5）与GaN沟道层（4）之间异质界面处仍保留二维电子气（7）；c）进行器件隔离（10），制作掩膜（11），在预留制作E模器件栅脚的区域（12）开孔，进行第二次氧化，二次氧化与一次氧化采用的工艺条件相同，E模器件栅脚区域（12）的势垒层（6）完全被消耗，表面生成第二层氧化介质Al2O3（13），二维电子气（7）耗尽；d）在掩膜（11）上预留制作D模器件栅脚的区域（14）开孔；e）同时制作E器件栅电极（15）和D模器件栅电极（16），构成集成的GaN E模MIS-HEMT器件（17）和D模MIS-HEMT器件（18）。2.     根据权利要求1所述的基于二次氧化法的GaN E/D集成器件制备方法，其特征在于：所述AlN插入层（5）厚度dAlN为　0.5nm≤dAlN≤2nm。3.  根据权利要求1所述的一种基于二次氧化法的GaN E/D集成器件制备方法，其特征在于：势垒层（6）包括AlxGa1-xN，其中0.5≤x≤1和AlxIn1-xN，其中0.8≤x≤1。4.  根据权利要求3所述的一种基于二次氧化法的GaN E/D集成器件制备方法，其特征在于：势垒层（6）厚度dbarrier为2nm≤dbarrier≤10nm。5.  根据权利要求1所述的一种基于二次氧化法的GaN E/D集成器件制备方法，其特征在于：AlyGa1-yN缓冲层（3）中的Al组分y为0≤y≤0.08。6.  根据权利要求1所述的一种基于二次氧化法的GaN E/D集成器件制备方法，其特征在于：衬底（1）包括SiC、蓝宝石、Si或GaN。7.  根据权利要求1所述的一种基于二次氧化法的GaN E/D集成器件制备方法，其特征在于：所述步骤（b）氧化采用采用氧等离子体处理方法、湿法氧化或者电化学法氧化中的一种。

说明书一种基于二次氧化法的GaN E/D集成器件制备方法
技术领域
  本发明涉及属于半导体场效应管及其集成电路技术领域，具体涉及一种基于二次氧化法的GaN E/D集成器件的制备方法。
背景技术
  近年来，随着GaN微波功率器件向实用化发展，GaN材料在高速数字和混和信号电路中的应用吸引了越来越广泛的关注，旨在充分发挥其高电子漂移速度和高击穿电压的优势，在保持高速性能的同时获得理想的电压摆幅，以应对Si基集成电路击穿电压随器件尺寸缩小而迅速下降的难题。特别是近两年，GaN高频器件和E/D集成研究逐渐成为了国际研究热点，并被称为下一代GaN电子器件与集成电路技术。GaN材料特有的极化特性使得常规AlGaN/GaN HEMT为本征n沟道耗尽型晶体管，因此如何实现与GaN耗尽型器件工艺兼容的增强型器件并稳定可控成为发展GaN基集成电路亟待解决的关键问题。
一般而言，数字电路中要求增强型器件具有较高的跨导，低的导通电阻，低的膝电压，大的输出电压摆幅，此外，最重要的是实现增强型器件的工艺必须与耗尽型器件工艺兼容。由于缺乏合适的绝缘栅介质材料，同时受离子注入掺杂技术以及高效P型外延掺杂等技术的限制，目前，基于GaN基异质结构实现增强型器件的方法主要有两大类，第一类是在耗尽型器件材料的基础上通过工艺方法实现，如挖槽工艺，氟离子注入技术等，通过后工艺方法将栅极区域二维电子气耗尽，以实现增强型器件；第二类是从材料结构出发，通过新型材料结构的设计使原始材料中的二维电子气耗尽，后工艺中再根据需要恢复二维电子气，实现本征增强型器件，如InGaN、p型(Al)GaN帽层结构，薄势垒结构，MOS结构等。
一方面，基于耗尽型器件材料结构采用传统栅挖槽工艺实现增强型器件需将原势垒层厚度（约20-30nm）减薄到5nm以下，势垒层深挖槽工艺的可控性和重复性难以保证，而且不可避免地带来刻蚀损伤从而降低器件的饱和电流，增大栅漏电；而氟离子注入技术也存在工艺一致性和可控性不高以及高温下氟离子可动性导致的器件可靠性问题，难以满足大规模应用需求。另一方面，新型本征增强型材料结构设计，可以较好的控制增强型器件的阈值电压，提高器件的一致性，目前成为制备单一增强型器件的主流方法，但由于其材料结构本身限制，无法兼容E、D模器件对材料结构的要求，不适用于E/D集成，如HRL实验室研制的E/D集成电路中，其针对E模器件和D模器件分别采用了不同的材料结构，以获得本征的增强型器件和耗尽型器件。
发明内容
发明目的：为了克服现有技术中存在的不足，本发明提供一种基于二次氧化法的GaN E/D集成器件，尤其是一种E、D模器件材料兼容、工艺兼容、可规模集成的GaN E/D集成MIS-HEMT器件的制备方法。
技术方案：为解决上述技术问题，本发明的一种基于二次氧化法的GaN E/D集成器件制备方法，其制备步骤依次包括如下：
a）在衬底上依次生长成核层、AlyGa1-yN缓冲层、GaN沟道层、AlN插入层、势垒层，构成GaN HEMT异质结构，在AlN插入层与GaN沟道层之间异质界面处形成二维电子气；
b）在完成常规欧姆金属电极后，进行第一次氧化，消耗部分势垒层，使其厚度减为原来的一半，同时表面生成第一层氧化介质Al2O3；此时在AlN插入层与GaN沟道层之间异质界面处仍保留二维电子气；
c）进行器件隔离，制作掩膜，在预留制作E模器件栅脚的区域开孔，进行第二次氧化，二次氧化与一次氧化采用的工艺条件相同，E模器件栅脚区域的势垒层完全被消耗，表面生成第二层氧化介质Al2O3，随着势垒层的减薄，由于表面势耗尽作用增强，二维电子气浓度降低，直至二维电子气耗尽；本思路中氧化法作为减薄势垒层的一种方法，相比直接刻蚀法，稳定性提高；二次氧化是为了E/D兼容性好；
d）在掩膜上预留制作D模器件栅脚的区域开孔；
e）同时制作E器件栅电极和D模器件栅电极，构成集成的GaN E模MIS-HEMT器件和D模MIS-HEMT器件。
  进一步地，所述AlN插入层5厚度dAlN为　0.5nm≤dAlN≤2nm。
进一步地，势垒层6包括AlxGa1-xN，其中0.5≤x≤1和AlxIn1-xN，其中0.8≤x≤1。
进一步地，势垒层6厚度dbarrier为2nm≤dbarrier≤10nm。
进一步地，AlyGa1-yN缓冲层3中的Al组分y为0≤y≤0.08。
进一步地，衬底1包括SiC、蓝宝石、Si或GaN。
进一步地，所述步骤b氧化采用采用氧等离子体处理方法、湿法氧化或者电化学法氧化中的一种。
本发明中，本发明基于传统耗尽型AlGaN（AlInN）/AlN/GaN异质结构，采用氧化方法精确控制势垒层厚度，一次氧化使势垒层减薄到原来厚度的一半，沟道中仍保持高浓度二维电子气，氧化生成的介质作为D模器件栅介质；然后将E模器件栅脚区域的介质去除，再进行二次氧化，将势垒层完全消耗，沟道中二维电子气耗尽，同时生成E模器件栅脚介质，两次氧化工艺完成相同，使得E、D模器件工艺完全兼容、栅介质厚度相同，保证了器件结构和器件性能相匹配。
有益效果：本发明相对于现有技术而言具有以下优点：
基于传统耗尽型材料结构实现E/D集成，与常规耗尽型器件工艺兼容性好；采用氧化方法减薄势垒层，工艺稳定性和一致性高，采用氧化工艺减薄势垒层厚度的方法具有可控性高，片内一致性好的优点，可有效提高E、D模器件的一致性和成品率，适合规模集成电路应用，通过氧化生成的介质具有致密、界面态密度低的优点，可以降低器件栅漏电，提高器件阈值电压稳定性；采用基于同一种工艺的二次氧化方法，使E、D模器件工艺完全兼容，适用于E/D集成电路制作，可提高器件和集成电路成品率；栅介质可以降低栅漏电，提高器件的击穿电压，同时E模MIS-HEMT器件还可以在保持低栅漏电的同时提高正向工作电压，从而增大电压摆幅和饱和电流，有利于提高数模混合电路电压驱动能力和电流驱动能力。此外，栅介质可提高E模器件的正向工作电压，增大器件的电压摆幅和饱和电流，适于大动态范围混和信号电路应用。
附图说明
图1是常规AlGaN（AlInN）/AlN/GaN异质结构示意图。
图2是本发明E/D集成的GaN MIS-HEMT器件结构示意图。
图3是本发明二次氧化法制作E、D模栅脚介质流程示意图。
其中：图中的1是衬底、2是成核层、3是AlyGa1-yN缓冲层、4是GaN沟道层、5是AlN插入层、6是势垒层、7是二维电子气、8是欧姆金属电极、9是第一层氧化介质、10是隔离、11是掩膜、12是E模器件栅脚区域、13是第二层氧化介质、14是D模器件栅脚区域、15是E模器件栅电极、16是D模器件栅电极。
具体实施方式
下面结合附图对本发明作更进一步的说明。
如图1~3所示，一种基于二次氧化法的GaN E/D集成器件制备方法，其制备步骤依次包括如下：
a）在衬底1上依次生长成核层2、AlyGa1-yN缓冲层3、GaN沟道层4、AlN插入层5、势垒层6，构成GaN HEMT异质结构，异质界面形成二维电子气7；
b）在完成常规欧姆金属电极8后，采用氧等离子体处理方法进行第一次氧化，消耗部分势垒层6，使其厚度减为原来的一半，同时表面生成第一层氧化介质9；此时沟道中仍保留二维电子气7；
c）进行器件隔离10，制作掩膜11，在预留制作E模器件栅脚的区域12开孔，进行第二次氧化，二次氧化与一次氧化采用的工艺条件相同，E模器件栅脚区域12的势垒层6完全被消耗，表面生成第二层氧化介质13，二维电子气7耗尽；
d）在掩膜11上预留制作D模器件栅脚的区域14开孔；
e）同时制作E器件栅电极15和D模器件栅电极16，构成集成的GaN E模MIS-HEMT器件17和D模MIS-HEMT器件18。
其中，AlN插入层5厚度dAlN为　0.5nm≤dAlN≤2nm，势垒层6包括AlxGa1-xN，其中0.5≤x≤1和AlxIn1-xN，其中0.8≤x≤1，势垒层6厚度dbarrier为2nm≤dbarrier≤10nm，AlyGa1-yN缓冲层3中的Al组分y为0≤y≤0.08，衬底1包括SiC、蓝宝石、Si或GaN。
实施例1:
在SiC衬底上生长AlN成核层2，再生长1μm GaN为缓冲层3、40nm不掺杂GaN作为沟道层4，1.5nmAlN插入层5，最后覆盖6nm不掺杂Al0.72In0.18N势垒层5，其中二维电子气7浓度为1.87×1013cm-2，构成用于E/D集成的AlInN/AlN/GaN异质结构材料。在完成常规的欧姆金属电极8后，进行第一次氧化处理，该氧化条件可消耗3nm Al0.72 In0.18N势垒层5，生成第一层氧化介质9，然后采用B离子注入的方法进行隔离10，制作掩膜11，在预留制作E模器件栅脚的区域12光刻开窗，去除E模器件栅脚介质9，再进行第二次氧化，该氧化条件与第一次氧化条件完全相同，即消耗剩余的3nm Al0.72 In0.18N势垒层5，生成第二层氧化介质13，此时除栅脚介质外，E模器件栅脚区域12仅保留1.5nm AlN插入层5，二维电子气被完全耗尽；然后在预留制作D模器件栅脚的区域14光刻开窗，最后同时制作E模器件栅电极15和D模器件栅电极16，从而完成集成的GaN E模MIS-HEMT器件17和D模MIS-HEMT器件18的制备。
实施例2:
在SiC衬底上生长AlN成核层2，再生长1μm Al0.08Ga0.92N为缓冲层3，生长20nm不掺杂GaN作为沟道层4，2nmAlN插入层5，最后覆盖4nm不掺杂Al0.5Ga0.5N势垒层5，其中二维电子气7浓度为1.32×1013cm-2，构成用于E/D集成的AlGaN/AlN/GaN异质结构材料。在完成常规的欧姆金属电极8后，进行第一次氧化处理，该氧化条件可消耗2nm Al0.5Ga0.5N势垒层5，生成第一层氧化介质9，然后采用B离子注入的方法进行隔离10，制作掩膜11，在预留制作E模器件栅脚的区域12光刻开窗，去除E模器件栅脚介质9，再进行第二次氧化，该氧化条件与第一次氧化条件完全相同，即消耗剩余的2nm Al0.5Ga0.5N势垒层5，生成第二层氧化介质13，此时除栅脚介质外，E模器件栅脚区域12仅保留2nm AlN插入层5，由于采用了Al0.08Ga0.92N为缓冲层3作为背势垒，二维电子气被完全耗尽；然后在预留制作D模器件栅脚的区域14光刻开窗，最后同时制作E模器件栅电极15和D模器件栅电极16，从而完成集成的GaN E模MIS-HEMT器件17和D模MIS-HEMT器件18的制备。
以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。