非易失性存储器件.pdf

一种非易失性存储器件包括：浮栅，其具有多个指状件；第一耦合单元，其包括在垂直方向上与浮栅重叠的有源控制栅；第二耦合单元，其包括在水平方向上与浮栅重叠的多个控制插塞；以及控制单元，其将有源控制栅与控制插塞电连接，并且控制施加至有源控制栅的偏压。

权利要求书1.  一种非易失性存储器件，包括：浮栅，其具有多个指状件；第一耦合单元，其包括在垂直方向上与所述浮栅重叠的有源控制栅；第二耦合单元，其包括在水平方向上与所述浮栅重叠的多个控制插塞；以及控制单元，其将所述有源控制栅与所述控制插塞电连接，并且控制施加至所述有源控制栅的偏压。2.  如权利要求1所述的非易失性存储器件，其中，所述有源控制栅与所述指状件重叠。3.  如权利要求1所述的非易失性存储器件，其中，所述有源控制栅包括形成在所述浮栅之下的衬底中的阱。4.  如权利要求1所述的非易失性存储器件，其中，所述控制插塞中的每个具有面对所述指状件的一个或更多个侧壁。5.  如权利要求1所述的非易失性存储器件，其中，所述控制单元包括二极管。6.  如权利要求5所述的非易失性存储器件，其中，所述二极管的阳极与所述控制插塞耦接，以及所述二极管的阴极与所述有源控制栅耦接。7.  一种非易失性存储器件，包括：有源控制栅，其形成在衬底中；浮栅，其包括形成在所述衬底之上、并且被分成与所述有源控制栅重叠的多个指状件；多个控制插塞，其形成在所述有源控制栅之上，以及被设置成与所述指状件相邻且在所述多个控制插塞与所述指状件之间具有间隙；以及二极管，其将所述有源控制栅与所述控制插塞电连接，并且控制施加至所述有源控制栅的偏压。8.  如权利要求7所述的非易失性存储器件，还包括：侧壁间隔件，其形成在所述浮栅的侧壁上，并且对所述间隙进行间隙填充。9.  如权利要求7所述的非易失性存储器件，其中，所述有源控制栅包括形成在所述衬底之上的阱。10.  一种非易失性存储器件，包括：第二导电类型的第一阱，其形成在衬底中；第二阱，其形成在所述衬底中，并且具有与所述第二导电类型成互补关系的第一导电类型；浮栅，其形成在所述衬底之上，并且与所述第一阱和所述第二阱重叠，其中，所述浮栅包括与所述第一阱重叠的多个指状件；选择栅，其形成在所述衬底之上，并且与所述第二阱重叠；多个控制插塞，其形成在所述第一阱之上，以及被设置成与所述指状件相邻且在所述多个控制插塞与所述指状件之间具有间隙；侧壁间隔件，其形成在所述浮栅和所述选择栅的侧壁上，并且对所述间隙进行间隙填充；以及第二导电类型的杂质区，其形成在所述控制插塞之下的所述第一阱中，并且将所述控制插塞与所述第一阱电连接。

说明书非易失性存储器件
相关申请的交叉引用
本申请要求2014年2月11日提交的申请号为10-2014-0015404的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种半导体器件制造技术，且更具体而言，涉及一种非易失性存储器件。
背景技术
近来的数字媒体设备允许人们在任何时间任何地点容易地使用他们所需要的信息。由于各种设备从模拟转换成数字，并且数字设备快速地传播信息，所以需要储存媒体用于储存视频、录制的音乐和各种数据。结果，全球半导体产业竞争性地对片上系统(“SoC”)基础技术投资，以保持与高集成的趋势同步。SoC是一种将所有的系统技术集成在单个半导体中的技术。在没有系统设计技术的情况下，难以开发非存储半导体。由于具有数字电路和模拟电路二者的复合功能的芯片出现成为SoC领域中的主流技术，所以越来越需要修整模拟器件或储存内部操作算法的嵌入式存储器。
由于基于用于形成逻辑电路的逻辑工艺或互补金属氧化物半导体(“CMOS”)工艺来制造嵌入式存储器，所以难以提高嵌入式存储器的集成度。
发明内容
本发明的示例性实施例针对一种具有提高的集成度的非易失性存储器件。
根据本发明的一个实施例，一种非易失性存储器件包括：浮栅，其具有多个指状件(fingers)；第一耦合单元，其包括在垂直方向上与浮栅重叠的有源控制栅；第二耦合单元，其包括在水平方向上与浮栅重叠的多个控制插塞；以及控制单元，其将有源控制栅与控制插塞电连接，并且控制施加至有源控制栅的偏压。有源控制栅可以与指状件重叠。有源控制栅可以包括阱，阱形成在浮栅之下的衬底中。控制插塞中的每个可以具有面对指状件的一个或更多个侧壁。控制单元可以包括二极管。二极管的阳极与控制插塞耦接，以及二极管的阴极与有源控制栅耦接。
根据本发明的另一个实施例，一种非易失性存储器件包括：有源控制栅，其形成在衬底中；浮栅，其具有形成在衬底之上，并且被分成与有源控制栅重叠的多个指状件； 多个控制插塞，其形成在有源控制栅之上，并且被设置成与指状件相邻且在多个控制插塞与指状件之间具有间隙；以及整流器，其将有源控制栅与控制插塞电连接，并且控制施加至有源控制栅的偏压。非易失性存储器件还可以包括侧壁间隔件，其形成在浮栅的侧壁上并且对间隙进行间隙填充。有源控制栅可以包括阱，其形成在衬底之上。二极管可以包括杂质区，其形成在阱中且具有与阱成互补关系的导电类型，以及杂质区在垂直方向上与指状件重叠。当有源控制栅通过二极管而浮置时，杂质区可以与浮栅耦接。二极管可以包括PN结二极管。PN结二极管的阳极可以与控制插塞耦接，以及二极管的阴极与有源控制栅耦接。控制插塞中的每个可以具有面对指状件的一个或更多个侧壁。
根据本发明的另一个实施例，一种非易失性存储器件包括：第二导电类型的第一阱，其形成在衬底之上；第二阱，其形成在衬底之上，并且具有与第二导电类型成互补关系的第一导电类型；浮栅，其形成在衬底之上，并且与第一阱和第二阱重叠，以及包括与第一阱重叠的多个指状件；选择栅，其形成在衬底之上，并且与第二阱重叠；多个控制插塞，其形成在第一阱之上，并且被设置成与指状件相邻且在多个控制插塞与指状件之间具有间隙；间隔件，其形成在浮栅和选择栅的侧壁上，并且对间隙进行间隙填充；以及第二导电类型的杂质区，其形成在控制插塞之下的第一阱中，并且将控制插塞与第一阱电连接。控制插塞中的每个具有面对指状件的一个或更多个侧壁。杂质区与浮栅重叠。当施加第一极性的第一偏压至控制插塞时，与第一偏压相同的偏压被施加至第一阱和杂质区。当与第一极性相反的第二极性的第二偏压被施加至控制插塞时，与第二偏压相同的偏压被施加至杂质区，以及第一阱浮置。
附图说明
图1是图示根据本发明的一个实施例的非易失性存储器件的立体图；
图2是图示根据本发明的实施例的非易失性存储器件的平面图；
图3是图示沿着图2中所示的A-A’线截取的非易失性存储器件的截面图；
图4是图示沿着图2中所示的B-B’线截取的非易失性存储器件的截面图；
图5图示了根据本发明的实施例的非易失性存储器件的等效电路图；
图6是图示描述根据本发明的另一个实施例的非易失性存储器件的单元阵列的平面图；
图7A至图7D是图示用于制造根据本发明的实施例的非易失性存储器件的方法的截面图；以及
图8A至图8D是图示用于制造根据本发明的实施例的非易失性存储器件的方法的截面图。
具体实施方式
以下参照附图来详细地描述公开的技术的各种实例和实施方式。
附图可以不一定按比例绘制，并且在一些情况下，可以夸大附图中至少一些结构的比例，以清楚地示出所述的实例或实施方式的某些特征。在多层结构中具有两层或更多层的附图或描述中呈现特定实例时，如所示的这些层的相对定位关系或布置这些层的顺序反映了用于所述或所示实例的特定实施方式，以及不同的相对定位关系或布置这些层的顺序也是可能的。另外，多层结构的所述或所示的实例可能不反映在特定的多层结构中存在的所有层(例如，一个或更多个额外层可以存在于两个所示的层之间)。作为一个具体实例，当在所述或所示的多层结构中的第一层被称作为在第二层“上”或“之上”或者在衬底“上”或“之上”时，第一层可以直接形成在第二层或衬底上，也可以表示一个或更多个中间层可以存在于第一层与第二层之间或者第一层或衬底之间。
在附图中，为了便于说明，与实际的物理厚度和间隔相比，可以夸大部件的厚度和距离。在以下描述中，可以省略已知的相关功能和组成的详细解释，以避免不必要地模糊本发明的主题。在本说明书和附图中，相同的附图标记表示相同的元件。
此外，‘连接/耦接’表示一个部件与另一个部件直接耦接，或者经由另一个部件之间接耦接。在本说明书中，只要未在句子中特意提及，单数形式可以包括复数形式。此外，‘包括/包含’或者‘包括有/包含有’表示存在或添加了一个或更多个部件、步骤、操作以及元件。
此后描述了一种非易失性存储器件，其可以被容易地应用至集成复杂技术的片上系统(Soc)技术的领域中利用的嵌入式存储器，并且可以提高嵌入式存储器的集成度。为此，本发明的实施例提供了一种可以容易地应用至嵌入式存储器的快闪电可擦除可编程只读存储器(EEPROM)。快闪EEPROM即使在没有电源的情况下也可以储存数据，以及电擦除并编程数据。快闪EEPROM包括：具有一个栅极(例如，浮栅)的单栅EEPROM、垂直地层叠有两个栅极(例如，浮栅和控制栅)的层叠栅(ETOX)EEPROM、双栅EEPROM、分裂栅(split gate)EEPROM等。
单栅EEPROM具有可以在不需要额外工艺的情况下基于逻辑工艺来制造的优点。然而，需要占据大面积的阱结构，例如有源控制栅(ACG)，以保证器件所需的耦合比。此外，因为独立地实施用于编程和擦除数据的结构(例如，阱结构)，所以集成度低。相 反地，由于层叠栅EEPROM、双栅EEPROM和分裂栅EEPROM与单栅EEPROM相比，可以容易地保证器件所需的耦合比，所以可以容易地增加集成度。然而，存在的缺点在于，由于除了预定的逻辑工艺之外，还有额外工艺进一步需要许多掩模，所以生产力低，以及难以应用于嵌入式存储器。
因此，本发明的实施例针对一种非易失性存储器件，其可以在不需要额外工艺的情况下基于逻辑工艺来制造以及改善集成度。为了改善集成度，在最小面积中保证器件所需的耦合比。为此，实施例可以包括用于在垂直方向上施加电场至浮栅的有源控制栅(ACG)、和用于在水平方向上施加电场至浮栅的控制插塞(CP)。
在以下描述中，第一导电类型和第二导电类型彼此成互补关系。即，当第一导电类型为P型时，第二导电类型为N型，而当第一导电类型为N型时，第二导电类型为P型。这意味着根据本发明的实施例的非易失性存储器件可以具有N沟道型或P沟道型。为了便于描述，在本文中假设第一导电类型为P型，以及第二导电类型为N型。此后，示例性地描述了一种N沟道型的非易失性存储器。
图1至图4图示了根据本发明的一个实施例的非易失性存储器件的单位单元。具体地，图1是立体图，图2是平面图，以及图3是图示沿着图2所示的A-A’线截取的非易失性存储器件的截面图，而图4是图示沿着图2所示的B-B’线截取的非易失性存储器件的截面图。
参见图1至图4，根据本发明的实施例的非易失性存储器件可以包括：浮栅FG，其形成在衬底101之上，并且包括多个指状件FG1和FG2；第一耦合单元，其形成在衬底101之上，并且使用与指状件FG1和FG2重叠的有源控制栅106；第二耦合单元，其形成在衬底101之上，并且使用多个控制插塞113，多个控制插塞113被设置成与指状件FG1和FG2相邻且在多个控制插塞113与指状件FG1和FG2之间具有间隙；以及控制单元120，其将有源控制栅106与控制插塞113中的每个电连接，并且控制经由控制插塞113施加至有源控制栅106的偏压。控制单元120可以包括二极管。二极管可以包括PN结二极管。
此后，提供了根据本发明的实施例的非易失性存储器件的部件和配置的详细描述。
根据本发明的一个实施例的非易失性存储器件可以包括：隔离层102，其形成在衬底101中，并且限定第一有源区103和第二有源区104。衬底101可以是半导体衬底。半导体衬底可以为单晶状态，并且包括含硅材料。即，半导体衬底可以包括单晶含硅材料。例如，衬底101可以是体硅衬底或者绝缘体上硅(SOI)衬底，其中顺序地层叠有支撑衬底、掩埋绝缘层和单晶硅层。
隔离层102可以经由浅沟槽隔离(STI)工艺来形成，并且包括绝缘材料。通过隔离层102限定的第一有源区103和第二有源区104可以被设置成以预定的间隙彼此间隔开。第一有源区103可以对应于耦合区，以及第二有源区104可以对应于隧穿区和读取区。即，第一有源区103可以是用于与浮栅FG耦接的区域，以及第二有源区104可以是用于编程、擦除和读取数据的区域。因此，第一有源区103的面积可以比第二有源区104的面积更大。
根据本发明的实施例的非易失性存储器件可以包括：第二导电类型的深阱105(例如，深N阱)，其形成在衬底101中；第二导电类型的第一阱106(例如，N阱)，其形成在深阱105中，以对应于第一有源区103；以及第一导电类型的第二阱107(例如，P阱)，其形成在深阱105中，以对应于第二有源区104。第一阱106用作有源控制栅106。因此，第一阱和有源控制栅具有相同的附图标记“106”。深阱105、第一阱106和第二阱107可以通过将杂质离子注入至衬底101中来形成。第一阱106和第二阱107可以被设置成以预定的间隙彼此间隔开、或者在一侧彼此相邻。当第一阱106和第二阱107被设置成彼此相邻时，可能由于导电类型的差别而在它们之间发生结隔离。
根据本发明的实施例的非易失性存储器件可以包括：浮栅FG、选择栅SG、以及形成在浮栅FG和选择栅SG的侧壁上的侧壁间隔件110。浮栅FG和选择栅SG可以是层叠有栅绝缘层108和栅电极109的层叠结构。栅绝缘层108可以是选自氧化物层、氮化物层和氮氧化物层的单个层、或者它们的叠层。栅电极109可以包括含硅材料(例如，多晶硅层)和/或金属层。
浮栅FG储存逻辑信息。浮栅FG可以与第一有源区103和第二有源区104重叠。即，浮栅FG可以与第一阱106和第二阱107重叠。浮栅FG可以在第二有源区104和第一有源区103之上从第二有源区104延伸至第一有源区103。在第一有源区103之上的浮栅FG可以包括分开的指状件FG1和FG2。即，浮栅FG可以是多个指状件类型。具体地，浮栅FG可以包括在相对于衬底101的垂直(即，大体上垂直)方向上，被分成与对应于第一有源区103的第一阱106(即，有源控制栅106)重叠的指状件FG1和FG2。指状件FG1和FG2通过增加浮栅FG与有源控制栅106之间的重叠面积来增加它们之间的耦合比。此外，指状件FG1和FG2通过在相对于衬底101的水平方向上增加浮栅FG与控制插塞113之间的重叠面积来增加它们之间的耦合比。
选择栅SG防止非易失性存储器件的过擦除。选择栅SG可以与第二有源区104重叠。选择栅SG可以设置成以预定的间隔与浮栅FG的一侧间隔开。选择栅SG可以与浮栅FG同时形成。
侧壁间隔件110中的每个包括绝缘层。例如，侧壁间隔件110可以是选自氧化物层、氮化物层和氮氧化物层的单个层、或者它们的叠层。形成在浮栅FG的侧壁上的侧壁间隔件110可以用作电荷阻挡层。即，侧壁间隔件110可以阻挡浮栅FG与控制插塞113之间的电荷。
根据本发明的实施例的非易失性存储器件可以包括：层间绝缘层111，其覆盖在包括浮栅FG和选择栅SG的结构之上；以及多个控制插塞113，其穿过层间绝缘层111并且被设置成与浮栅FG相邻且在多个控制插塞113与浮栅FG之间具有间隙112。在浮栅FG与控制插塞113之间的间隙112可以用侧壁间隔件110来进行间隙填充。侧壁间隔件110可以用作电荷阻挡层。层间绝缘层111可以是选自由氧化物层、氮化物层和氮氧化物层的单个层、或者它们的叠层。
控制插塞113中的每个与有源控制栅106一起与浮栅FG耦接。为此，控制插塞113可以具有面对浮栅FG的一个或更多个侧壁。例如，控制插塞113可以设置在指状件FG1和FG2之间。由于在控制插塞113和浮栅FG彼此面对的侧壁的面积在水平方向上增加，所以可以增加它们之间的耦合比。此外，控制插塞113传送施加至有源控制栅106的偏压。为此，控制插塞113被设置在第一有源区103之上，并且可以与有源控制栅106电连接。
根据本发明的实施例的非易失性存储器件可以包括形成在第一有源区103中的第一导电类型的第一杂质区114、和形成在第二有源区104中的第二导电类型的第二杂质区115。第一杂质区114和第二杂质区115可以经由离子注入工艺来形成。第一杂质区114和第二杂质区115可以具有轻掺杂漏极(LDD)结构。
第一杂质区114可以形成在控制插塞113之下的第一阱106中，并且与指状件FG1和FG2重叠。第一杂质区114可以与有源控制栅106和控制插塞113电连接，并且与浮栅FG耦接。此外，第一杂质区114与第一阱106形成PN结，并且将有源控制栅106与控制插塞113电连接。第一杂质区114可以用作控制单元120，其适于控制经由控制插塞113施加至有源控制栅106的偏压。控制单元120可以包括由第一阱106和第一杂质区114构成的二极管。二极管的阳极可以与控制插塞113耦接，以及二极管的阴极可以与有源控制栅106耦接。
通过使用有源控制栅106与浮栅FG耦接的存储器件在正偏压与负偏压之间仅利用一个控制插塞113。由于根据本发明的实施例的非易失性存储器件包括控制插塞113和控制单元120二者，控制插塞113能除了有源控制栅106之外与浮栅FG耦接，控制单元120能选择性地施加偏压至有源控制栅106，所以非易失性存储器件可以不受施加至 存储器单元的偏压的极性的影响，以与浮栅FG耦接。
第二杂质区115可以形成在浮栅FG的一侧、选择栅SG的另一侧以及浮栅FG与选择栅SG之间的第二阱107中。第二杂质区115可以用作结区，即，源极区和漏极区。形成在浮栅FG与选择栅SG之间的第二杂质区115可以将在浮栅FG旁的沟道与在选择栅SG旁的沟道耦接。
根据本发明的实施例的非易失性存储器件可以包括：第一接触插塞116，其通过穿过层间绝缘层111与被设置成与浮栅FG相邻的第二杂质区115耦接；第二接触插塞117，其与被设置与选择栅SG相邻的第二杂质区115耦接；以及第三接触插塞118，其与选择栅SG耦接。第一接触插塞116至第三接触插塞118可以与控制插塞113同时形成。
根据本发明的实施例的非易失性存储器件可以包括：形成在层间绝缘层111之上且与控制插塞113耦接的控制线CL、与第一接触插塞116耦接的第一位线BL1、与第二接触插塞117耦接的第二位线BL2、以及与第三接触插塞118耦接的选择线SL。控制线CL和选择线SL可以彼此平行地被设置在相同的平面上。第一位线BL1和第二位线BL2可以彼此平行地被设置在相同的平面上。控制线CL和选择线SL可以与第一位线BL1和第二位线BL2交叉，以及被设置在不同的平面上。即，控制线CL和选择线SL可以与第一位线BL1和第二位线BL2具有多层互连结构。
由于具有前述结构的非易失性存储器件包括具有用于在垂直方向上施加电场至浮栅FG的有源控制栅106的第一耦合单元，以及包括用于在水平方向上施加电场至浮栅FG的控制插塞113的第二耦合单元，所以可以在最小的面积中保证器件所需的耦合比。结果，可以提高器件的集成度。
由于保证器件所需的耦合比，所以可以简化结构，例如，用于编程、擦除和读取数据的阱结构，以及可以进一步改善器件的集成度。
此后，参照附图5和表1以及图1至图4来描述用于操作根据本发明的实施例的非易失性存储器件的方法的实例。
图5是根据本发明的实施例的非易失性存储器件的等效电路图。
参见图5，根据本发明的实施例的非易失性存储器件可以包括对浮栅FG的耦合有影响的第一电容器至第三电容器C1、C2和C3。由在垂直方向上与浮栅FG重叠的有源控制栅106形成的第一电容器C1可以对应于第一耦合单元。由在水平方向上与浮栅FG重叠的控制插塞113形成的第二电容器C2可以对应于第二耦合单元。由在垂直方向上与浮栅FG重叠的第一杂质区114形成的第三电容器C3可以由控制单元120来形成。浮 栅FG的耦合比受第一电容器至第三电容器C1、C2和C3的电容的影响，以及与那些面积成比例。
将控制插塞113与有源控制栅106耦接，并且控制经由控制插塞113施加至有源控制栅103的偏压的控制单元120可以包括二极管，其中二极管的阳极和阴极可以分别与控制插塞113和有源控制栅106耦接。基于控制单元120在编程操作和擦除操作期间影响浮栅FG的耦合比的电容可以彼此不同。具体地，在编程操作期间浮栅FG可以通过第一电容器C1和第二电容器C2耦接。此外，在擦除操作期间浮栅FG可以通过第二电容器C2和第三电容器C3耦接。
根据本发明的实施例的非易失性存储器件可以将热载流子注入(HCI)方案或福勒-诺德海姆(FN)隧穿方案应用至编程操作，并且可以将带带隧穿(BTBT)方案或福勒-诺德海姆(FN)隧穿方案应用至擦除操作。此后，参照以下表1来描述根据本发明的实施例的非易失性存储器件的操作条件的实例。表1图示了在编程操作和擦除操作期间应用FN隧穿方案的情况。FN隧穿方案与HCI方案和BTBT方案相比需要更高耦合比的浮栅FG。即，当保证充足的耦合比时，可以执行利用FN隧穿方案的操作。
表1

在编程操作期间，可以在第一位线BL1和第二位线BL2浮置的阶段中分别施加泵浦电压(pumping voltage)VPP和负泵浦电压-VPP至控制线CL和衬底101。泵浦电压VPP表示用于升高电源电压VCC的电压。
施加至控制线CL的泵浦电压VPP被同样地施加至有源控制栅106、控制插塞113和第一杂质区114。因为相同的泵浦电压VPP被同样地施加至有源控制栅106和第一杂质区114，所以控制单元120，即由第一杂质区114形成的第三电容器C3在编程操作期间不影响浮栅FG的耦合比。即，在编程期间浮栅FG可以通过第一电容器C1和第二电容器C2耦接。因为当施加泵浦电压VPP至控制线CL时，控制单元120(即，二极管) 在正向方向导通，所以浮栅FG可以通过第一电容器C1耦接。
在擦除操作期间，可以在第一位线BL1和第二位线BL2浮置的阶段中分别施加负泵浦电压-VPP和泵浦电压VPP至控制线CL和衬底101。
施加至控制线CL的负泵浦电压-VPP未被施加至有源控制栅106，而仅被施加至控制插塞113和第一杂质区114。当负泵浦电压-VPP被施加至控制线CL时，控制单元120(即，二极管)在反向方向关断，并且第一电容器C1浮置。因此，在擦除操作期间浮栅FG可以通过第二电容器C2和第三电容器C3耦接。即使在擦除操作期间使用了有源控制栅106，也可以对擦除操作提供器件所需的耦合比。
在读取操作期间，当电源电压VCC被施加至控制线CL时，读取电压Vread和接地电压GND可以分别被施加至第一位线BL1和第二位线BL2。在一些情况下，读取电压Vread可以被施加至第二位线BL2，以及接地电压GND可以被施加至第一位线BL1。
如上所述，由于非易失性存储器件保证器件所需的耦合比，所以可以保证各种操作方案，以及可以改善操作特性。当保证充足的耦合比时，可以在编程操作和擦除操作期间使用热载流子注入(HCI)方案、带带隧穿(BTBT)方案、以及福勒-诺德海姆(FN)隧穿方案。因此，可以选择性地使用每种操作方案的优点。
此外，由于当形成控制单元120时，非易失性存储器件不受用于与浮栅FG耦接的偏压的极性的影响，所以可以降低施加偏压至存储器单元的外围电路的尺寸，以及可以容易地应用各种操作方案。
图6是图示根据本发明的另一个实施例的非易失性存储器件的单元阵列的平面图。单元阵列包括被排列的多个单位单元。以下要描述的单元阵列可以包括根据本发明的实施例的非易失性存储器件的单位单元。为了便于描述，非易失性存储器件的以下实施例使用在图1至图4中出现的相同的附图标记。
参见图6，在第一方向D1上延伸的线型的第一阱106和第二阱107被设置在深阱105中。第一阱106和第二阱107可以被交替地设置在第二方向D2上。与第一阱106和第二阱107重叠、并且具有在第一阱106之上分开的多个指状件FG1和FG2的浮栅FG、和与第二阱107重叠的选择栅SG被设置成矩阵形状。多个控制插塞113被设置在第一阱106中的每个之上。控制插塞113可以被设置在一个单位单元的指状件FG1和FG2之间。控制插塞113可以被设置在彼此相邻的单位单元之间指状件FG1和FG2之间。第一接触插塞116和第二接触插塞117可以分别被设置在浮栅FG的一侧上的第二阱107之上和在选择栅SG的另一侧上的第二阱107之上。相邻的单位单元可以彼此共享第一 接触插塞116和/或第二接触插塞117。
尽管未示出，但是可以设置：在第一方向D1上延伸并且与控制插塞113耦接的控制线CL、在第二方向D2上延伸并且与第一接触插塞116和第二接触插塞117耦接的位线BL、以及在第一方向D1上延伸并且与选择栅SG耦接的选择线SL。控制线CL和选择线SL可以与位线BL具有多层互连结构。
图7A至图7D和图8A至图8D是图示用于制造根据本发明的实施例的非易失性存储器件的方法的截面图。图7A至图7D是图示沿着图2中所示的A-A’线截取的非易失性存储器件的截面图。图8A至图8D是图示沿着图2所示的B-B’线截取的非易失性存储器件的截面图。
参见图7A和8A，制备了衬底10。半导体衬底可以用作衬底10。半导体衬底可以是单晶状态，并且包括含硅材料。即，半导体衬底可以包括单晶含硅材料。例如，衬底10可以是体硅衬底或SOI衬底。
尽管未示出，但是衬底10可以包括逻辑区和存储区。可以在逻辑区中形成包括NMOS和PMOS的CMOS，以及可以在存储区中制造根据本发明的实施例的非易失性存储器件。
随后，在衬底10中形成第二导电类型的深阱12。在深阱12中形成第二导电类型的第一阱16和第一导电类型的第二阱18。第一阱16可以用作有源控制栅。第一阱16和第二阱18可以被设置成以预定的间隙彼此间隔开，或者在一侧彼此相邻。可以通过将杂质离子注入至衬底10中来形成深阱12、第一阱16和第二阱18。
当形成深阱12、第一阱16和第二阱18时，可以在逻辑区中同时形成逻辑阱。
形成了隔离层14，隔离层14形成在衬底10中并且限定多个有源区。具体地，形成用于限定分别对应于第一阱16和第二阱18的第一有源区和第二有源区的隔离层14。隔离层14可以经由STI工艺来形成。STI工艺表示如下的一种工艺，其通过选择性地刻蚀衬底10以及用绝缘材料来对隔离沟槽进行间隙填充来形成隔离沟槽。
参见图7B和图8B，在衬底10之上形成顺序地层叠有栅绝缘层20和栅导电层的叠层。随后，形成栅极结构，其中通过选择性地刻蚀叠层而层叠有栅绝缘层20和栅电极22。具体地，在衬底10之上形成具有多个指状件FG1和FG2的多个指状件类型的浮栅FG，以及同时形成选择栅SG。浮栅FG可以被形成为与第一阱16和第二阱18重叠，以及指状件FG1和FG2可以被形成为与第一阱16重叠。选择栅SG可以被形成为与第二阱18重叠，并且以预定的间隙与浮栅FG间隔开。
当形成浮栅FG和选择栅SG时，在逻辑区中同时形成逻辑栅，例如，NMOS栅、PMOS栅等。
参见图7C和图8C，在浮栅FG和选择栅SG的侧壁上形成侧壁间隔件24。形成在浮栅FG(具体地，指状件FG1和FG2)的侧壁上的侧壁间隔件24可以用作电荷阻挡层。侧壁间隔件24可以由选自绝缘层(例如，氧化物层、氮化物层以及氮氧化物层)的单个层、或者它们的叠层形成。可以在沿着包括浮栅FG和选择栅SG的结构的表面形成绝缘层之后，经由表面刻蚀工艺(例如，包括回蚀工艺的一系列工艺)来形成侧壁间隔件24。
当执行用于形成侧壁间隔件24的工艺时，可以在逻辑区的逻辑栅的侧壁上同时形成侧壁间隔件24。
在由指状件FG1和FG2暴露出的第一阱16中形成第一导电类型的第一杂质区26。在由浮栅FG和选择栅SG暴露出的第二阱18中形成第二导电类型的第二杂质区28。第一杂质区26和第二杂质区28可以经由离子注入工艺来形成。第一杂质区26和第二杂质区28可以被形成为具有LDD结构。
当形成第一杂质区26和第二杂质区28时，可以在逻辑区中同时形成包括源极区和漏极区的拾取区(pick-up region)和结区。
参见图7D和图8D，在衬底10之上形成层间绝缘层30。层间绝缘层30可以由选自氧化物层、氮化物层以及氮氧化物层的单个层、或者它们的叠层形成。
多个控制插塞32被形成为通过穿过层间绝缘层30而被设置成与第一杂质区26相邻。形成：与被设置成与浮栅FG相邻的第二杂质区28耦接的第一接触插塞34、与被设置成与选择栅SG相邻的第二杂质区28耦接的第二接触插塞36、以及与选择栅SG耦接的第三接触插塞38。在通过选择性地刻蚀层间绝缘层30来形成接触孔，以及在衬底之上形成导电材料以便对接触孔进行间隙填充之后，可以经由被执行直到层间绝缘层30被暴露出为止的包括平坦化工艺的一系列工艺来形成插塞结构。当在存储区中形成插塞结构时，可以在逻辑区中同时形成插塞结构。
尽管未示出，但是形成线路，以接触插塞中的每个。随后，可以通过使用周知的半导体制造技术来完成器件。
如上所述，可以经由预定的逻辑工艺来制造根据本发明的实施例的非易失性存储器件。即，可以在不需要额外工艺的情况下制造存储器件。因此，非易失性存储器件可以容易地应用至嵌入式存储器，可以具有大的逻辑兼容性，以及可以提高它的生产力。
根据本发明的实施例，由于非易失性存储器件包括具有用于在垂直方向上施加电场至浮栅的有源控制栅的第一耦合单元、和具有用于在水平方向上施加电场至浮栅的多个控制插塞的第二耦合单元，所以可以在最小面积中保证器件所需的耦合比。结果，可以提高器件的集成度。
由于保证了器件所需的耦合比，所以可以简化用于编程、擦除以及读取数据的结构(例如，阱结构)，以及可以进一步提高器件的集成度。此外，可以应用各种操作方案，以及可以改善操作特性。
此外，由于当形成控制单元时，非易失性存储器件不受用于与浮栅耦接的偏压的极性的影响，所以可以缩小施加偏压至存储器单元的外围电路的尺寸，以及可以容易地应用周知的各种操作方案。
因此，可以在不需要额外工艺的情况下经由预定的逻辑工艺来制造非易失性存储器件。因此，非易失性存储器件可以容易地应用至嵌入式存储器，可以具有大的逻辑兼容性，以及可以提高它的生产力。
尽管已经参照特定的实施例描述了本发明，但是应当注意的是，实施例用于描述，而不是限制本发明。另外，应当注意的是，在不脱离所附权利要求所限定的本发明的范围的情况下，本领域的技术人员可以通过替换、变化和修改来以各种方式实现本发明。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种非易失性存储器件，包括：
浮栅，其具有多个指状件；
第一耦合单元，其包括在垂直方向上与所述浮栅重叠的有源控制栅；
第二耦合单元，其包括在水平方向上与所述浮栅重叠的多个控制插塞；以及
控制单元，其将所述有源控制栅与所述控制插塞电连接，并且控制施加至所述有源控制栅的偏压。
技术方案2.如技术方案1所述的非易失性存储器件，其中，所述有源控制栅与所述指状件重叠。
技术方案3.如技术方案1所述的非易失性存储器件，其中，所述有源控制栅包括形成在所述浮栅之下的衬底中的阱。
技术方案4.如技术方案1所述的非易失性存储器件，其中，所述控制插塞中的每个 具有面对所述指状件的一个或更多个侧壁。
技术方案5.如技术方案1所述的非易失性存储器件，其中，所述控制单元包括二极管。
技术方案6.如技术方案5所述的非易失性存储器件，其中，所述二极管的阳极与所述控制插塞耦接，以及所述二极管的阴极与所述有源控制栅耦接。
技术方案7.一种非易失性存储器件，包括：
有源控制栅，其形成在衬底中；
浮栅，其包括形成在所述衬底之上、并且被分成与所述有源控制栅重叠的多个指状件；
多个控制插塞，其形成在所述有源控制栅之上，以及被设置成与所述指状件相邻且在所述多个控制插塞与所述指状件之间具有间隙；以及
二极管，其将所述有源控制栅与所述控制插塞电连接，并且控制施加至所述有源控制栅的偏压。
技术方案8.如技术方案7所述的非易失性存储器件，还包括：
侧壁间隔件，其形成在所述浮栅的侧壁上，并且对所述间隙进行间隙填充。
技术方案9.如技术方案7所述的非易失性存储器件，其中，所述有源控制栅包括形成在所述衬底之上的阱。
技术方案10.如技术方案9所述的非易失性存储器件，其中，所述二极管包括杂质区，其形成在所述阱中并且具有与所述阱成互补关系的导电类型，以及所述杂质区在垂直方向上与所述指状件重叠。
技术方案11.如技术方案10所述的非易失性存储器件，其中，当所述有源控制栅通过所述二极管而浮置时，所述杂质区与所述浮栅耦接。
技术方案12.如技术方案7所述的非易失性存储器件，其中，所述二极管包括PN结二极管。
技术方案13.如技术方案12所述的非易失性存储器件，其中，所述PN结二极管的 阳极与所述控制插塞耦接，以及所述二极管的阴极与所述有源控制栅耦接。
技术方案14.如技术方案7所述的非易失性存储器件，其中，所述控制插塞中的每个具有面对所述指状件的一个或更多个侧壁。
技术方案15.一种非易失性存储器件，包括：
第二导电类型的第一阱，其形成在衬底中；
第二阱，其形成在所述衬底中，并且具有与所述第二导电类型成互补关系的第一导电类型；
浮栅，其形成在所述衬底之上，并且与所述第一阱和所述第二阱重叠，其中，所述浮栅包括与所述第一阱重叠的多个指状件；
选择栅，其形成在所述衬底之上，并且与所述第二阱重叠；
多个控制插塞，其形成在所述第一阱之上，以及被设置成与所述指状件相邻且在所述多个控制插塞与所述指状件之间具有间隙；
侧壁间隔件，其形成在所述浮栅和所述选择栅的侧壁上，并且对所述间隙进行间隙填充；以及
第二导电类型的杂质区，其形成在所述控制插塞之下的所述第一阱中，并且将所述控制插塞与所述第一阱电连接。
技术方案16.如技术方案15所述的非易失性存储器件，其中，所述控制插塞中的每个具有面对所述指状件的一个或更多个侧壁。
技术方案17.如技术方案15所述的非易失性存储器件，其中，所述杂质区与所述浮栅重叠。
技术方案18.如技术方案15所述的非易失性存储器件，其中，当第一极性的第一偏压被施加至所述控制插塞时，与所述第一偏压相同的偏压被施加至所述第一阱和所述杂质区。
技术方案19.如技术方案18所述的非易失性存储器件，其中，当与所述第一极性相反的第二极性的第二偏压被施加至所述控制插塞时，与所述第二偏压相同的偏压被施加至所述杂质区，以及所述第一阱浮置。