感测放大器和感测方法 技术领域 本发明涉及感测放大器 (sense amplifiers)。在多种实施例中， 感测放大器用以 电性地补偿半导体工艺的不匹配， 因此能够感测较小的位线差距电压， 并允许较多数目的 存储单元能够连接至感测放大器。
背景技术
由于半导体工艺的不匹配， 为了可靠地感测数据， 公知的感测放大器需要很大的 位线差距电压 (bit line split)。位线差距电压是两种位线 ( 如位线 BL 和 ZBL) 之间的电 压差， 为了简化说明， 以下将位线差距电压简称为差距电压。在多种应用中， 通常使用具有 较少存储单元的短位线来达到大的差距电压， 这种作法会限制连接至感测放大器的存储单 元数量并使得存储单元的密度降低。 发明内容 为克服上述现有技术的缺陷， 本发明提供一种感测方法， 包括 ： 关闭感测放大器 ； 使感测放大器的第一输入输出和第二输入输出的电压电平等化至参考电压的电压电平 ； 补 偿感测放大器的多个晶体管之间的特性差异 ； 以及启动感测放大器。
本发明提供一种感测放大器， 包括 ： 第一晶体管对、 第二晶体管对、 第一输入输出、 第二输入输出、 第一开关对以及第二开关对， 其中第一和第二开关对用以使第一和第二晶 体管对改变第一和第二输入输出的电压电平。
本发明提供一种感测方法， 包括 ： 将感测放大器的一第一位线、 第二位线、 第一位 线以及第二位线的电压电平等化至参考电压的电压电平 ； 补偿感测放大器的多个晶体管之 间的特性差异 ； 将存储单元连接至感测放大器 ； 以及启动感测放大器。
本发明用于补偿晶体管的不匹配。
附图说明 本发明可借由阅读实施方式并搭配所附图示而被较佳地理解。 本发明的范畴当以 随附的权利要求为准。
根据本发明的一实施例， 图 1 显示使用感测放大器的电路 ；
根据本发明的一实施例， 图 2 显示图 1 的感测放大器， 其中在补偿操作期间， 多种 晶体管是互相连接的 ；
根据本发明的一实施例， 图 3 显示图 1 的感测放大器， 其中在非补偿操作期间， 多 种晶体管是互相连接的 ；
图 4 为感测方法的流程图 ； 以及
图 5 显示对应于图 4 的感测方法的信号的时序图 ；
在不同图示的类似的附图标记表示类似的元件。
其中， 附图标记说明如下 ：
100 ～电路 ；
105 ～感测放大器 ；
110、 120、 130、 140、 150、 160、 170、 180、 125、 135、 145、 126、 136、 146、 127、 137、 147、 155、 165 ～晶体管 ；
195 ～存储单元 ；
BL、 ZBL ～位线 ；
GBL、 ZGBL ～全域位线 ；
N1-N6 ～节点 ；
SN、 SP、 SAE、 SAC、 SAC_ON、 SON、 SOP、 SSL ～信号 ；
Vref ～参考电压 ；
VDD ～电源电压 ；
VSS ～接地电压 ；
H ～高电压电平 ；
L ～低电压电平 ；
T1、 T2、 T3、 T4 ～时间。 具体实施方式
本发明所附图示之的实施例或例子将如以下说明。本发明的范畴并非以此为限。 本领域普通技术人员应能知悉在不脱离本发明的精神和架构的前提下， 当可作些许更动、 替换和置换。 在本发明的实施例中， 附图标记可能被重复地使用， 本发明的数种实施例可能 共用相同的附图标记， 但为一实施例所使用的特征元件不必然为另一实施例所使用。
感测放大器与存储单元的操作的实施例
图 1 显示本发明的一实施例的电路 100， 用以说明搭配于一存储单元 195 而使用的 一感测放大器 105。晶体管 190 让感测放大器 105 和存储单元 195 之间能够互相存取。
感测放大器 105 包括晶体管 110、 120、 130、 140、 150、 160、 170、 180、 125、 135、 145、 126、 136、 146、 127、 137 以及 147。晶体管 110、 120、 130 以及 140 形成感测放大器 105 的感 应对 (sensing pair)。晶体管 150、 160、 170 以及 180 用以补偿感测放大器 105 中晶体管 的不匹配 ( 例如工艺不匹配 )， 包括晶体管 120 和 140 之间的不匹配。在多种实施例中， 晶 体管 150、 160、 170 以及 180 作为开关， 根据应用上的需要适时地提供开路 (open) 或短路 (short)。晶体管 125、 135、 145、 126、 136 以及 146 用于位线 BL 和 ZBL 以及信号 SP 和 SN 的 预充电 (pre-charge) 以及等化 (equalization)。晶体管 127、 137 以及 147 控制信号 SP 和 SN 的切换 (transitions)( 例如让信号的电压电平产生些许或大幅的转变 )。晶体管 155 和 165 使得数据分别在位线 BL 和 ZBL 与全域位线 GBL 和 GZBL 之间转移。
字线 WL 控制晶体管 190， 使得晶体管 190 能够存取存储单元 195。当字线 WL 被禁 能 (de-activated) 时 ( 例如其电压电平被拉至低电压电平 )， 字线 WL 会关闭晶体管 190， 以 切断存储单元 195 和连接至存储单元 195 的位线的连接。 当字线 WL 被使能 (activated) 时 ( 例如其电压电平被拉至高电压电平 )， 字线 WL 会导通晶体管 190， 用以将存储单元 195 连 接至存储单元 195， 其中根据不同的应用， 位线可以是位线 BL 或 ZBL。 图 1 显示位线 ZBL( 借 由晶体管 190) 连接至存储单元 195， 但并非以此为限。 根据存储器阵列的配置方式， 某些存储单元可连接至位线 BL， 而其他存储单元则连接至位线 ZBL。
在一实施例中， 存储单元 195 是存储电荷的电容， 并且存储单元的 “低态数据 (low data)” 表示低于参考电压 Vref 的电压电平， 而存储单元的 “高态数据 (high data)” 表示高 于参考电压 Vref 的电压电平。当存储单元 195 连接至位线时 ( 例如图 1 的位线 ZBL)， 存储 单元 195 与位线 ZBL 会进行电荷分享 ( 共享相同的电荷 )。根据表示存储单元 195 的电压 电平的电荷， 位线 ZBL 的电压电平会被拉低或拉高。举例而言， 若存储单元 195 存储低电压 电平， 则位线 ZBL 朝向接地 ( 电压 ) 的方向被拉低。相反地， 若存储单元存储高电压电平， 则位线 ZBL 朝向电源电压 VDD 的方向被拉高至电源电压 VDD。在电荷分享之后， 位线 BL 和 ZBL 之间具有电压差， 而该电压差被称为差距电压。差距电压的数值与电荷转移比 (charge transfer ratio) 与存储单元 195 和位线 ZBL 的电感值有关。若位线 ZBL 较长且连接到很 多的存储单元， 则电荷转移比会变得较小， 差距电压因而也比较小。相反地， 若位线 ZBL 较 短且连接到较少的存储单元， 则电荷转移比会变得较大， 差距电压因而也比较大。
位线 BL 和 ZBL 可作为感测放大器 105 的输入和输出。一般而言， 除了欲进行预充 电与等化而将位线 BL 和 ZBL 的电压电平拉至参考电压 Vref 的电压电平之外， 其他的时候 位线 BL 和 ZBL 的电压电平都是彼此相反的 (opposite)。举例而言， 若位线 BL 是低电压电 平， 则位线 ZBL 是高电压电平 ； 若位线 BL 是高电压电平， 则位线 ZBL 是低电压电平。此外， 在数据被写入或感测的位线上， 其电压电平是相对 (referenced to) 于另一位线的电压电 平的。 在写入周期中， 施加一逻辑电平至一位线 ( 例如位线 ZBL)， 并且施加相反的逻辑电平 至另一位线 ( 例如位线 BL)， 用以将位线 ZBL 上的逻辑电平写入存储单元 195。 举例而言， 施 加高电压电平至位线 ZBL 且施加低电压电平至位线 BL， 可将高电压电平写入存储单元 195。 相反地， 施加低电压电平至位线 ZBL 且施加高电压电平至位线 BL， 可将低电压电平写入存 储单元 195。此外， 在读取周期中， 感测 ( 或读取 ) 一位线 ( 例如位线 ZBL) 上的相对于另 一位线 ( 例如位线 BL) 的逻辑电平便能够得知存储在存储单元 195 的数据的逻辑电平。举 例而言， 若存储单元存储高电压电平， 则感测一位线 ( 例如位线 ZBL) 便能够得知存储单元 存储的数据是高电压电平。相反地， 若存储单元存储低电压电平， 则感测一位线 ( 例如位线 ZBL) 便能够得知存储单元存储的数据是低电压电平。当位线 BL 和 ZBL 之间具有足够的差 距电压 ( 如电压差 ) 时， 晶体管 130 和 140 的栅源极电压 (VGS) 与晶体管 110 和 120 的栅 源极电压相比会具有电压差， 感测放大器 105 就能够感测或放大上述电压差。栅源极电压 是晶体管栅极与源极之间的电压差。
一般而言， 由于晶体管的不匹配 ( 例如工艺的不匹配 )， 晶体管 120 和 140 具有不 同的特性， 例如临界电压的差异， 漏源极电流 (IDs) 的差异、 电流驱动能力的差异等。 当晶体 管导通时， 晶体管 ( 如晶体管 120 和 140) 的电流驱动能力与晶体管的漏源极电流 IDS 有关。 若晶体管的漏源极电流 IDS 很大， 则称晶体管具有很好的电流驱动能力 ； 反之若晶体管的漏 源极电流 IDS 很小， 则称晶体管具有很差的电流驱动能力。此外， 位线 BL 和 ZBL 的差距电压 必须很大， 即在感测放大器 105 能够可靠地感测数据之前， 位线 BL 和 ZBL 的差距电压必须 具有很大的电压差。本发明的实施例用于补偿晶体管的不匹配， 使得位线 BL 和 ZBL 最后能 够很快地达到让晶体管 120 和 140 的特性尽量接近的程度， 因此感测放大器 105 仅需要感 测位线 BL 和 ZBL 之间较小的差距电压。 在一实施例中， 补偿周期大约需要 1ns， 若无补偿机 制， 则位线 BL 和 ZBL 之间的差距电压大约为 70mV。换言之， 若位线 ZBL 被拉高至高电压电平来感测数据， 为了要正确地感测数据， 则位线 ZBL 需要被拉高至比位线 BL 的电压电平高 至少 70mV 的电压电平。借由本发明的实施例的补偿机制， 感测放大器 105 能够在差距电压 远小于 70mV 时正确地感测数据， 其中差距电压的选择是一种设计上的选择。举例而言， 在 感测电路 105 感测欲感测的数据之前， 系统设计师根据不同的应用来决定任意的差距电压 ( 例如 10mV、 20mV 或 30mV)。
参考电压 Vref 作为位线 BL 和 ZBL 以及信号 SP 和 SN 的电压电平的参考电平， 其 中位线 BL 和 ZBL 以及信号 SP 和 SN 的电压电平可在进行补偿之前先被预调整和等化至参 考电压 Vref。当信号 EQ 被启始 ( 被拉高 ) 时， 信号 EQ 将晶体管 125、 135 和 145 导通， 并使 参考电压 Vref 施加于位线 BL 和 ZBL。此外， 信号 EQ 也将晶体管 126、 136 和 146 导通， 并使 参考电压 Vref 施加于信号 SP 和 SN。
信号 EQ 使位线 BL 和 ZBL 以及信号 SP 和 SN 的电压电平相等 ( 意即进行等化 )。 当信号 EQ 被启始 ( 被拉高 ) 时， 信号 EQ 将晶体管 145 和 146 导通， 使得位线 BL 和 ZBL 以 及信号 SP 和 SN 的电压电平均为相同的电压电平 (Vref)。在多种实施例中， 因为工艺的不 匹配， 即使在尝试让位线 BL 和 ZBL 的电压电平相等之后， 晶体管 120 和 140 仍具有不同的 VGS-VT 电压差， 并因此具有不同的电流驱动能力， 其中 VT 表示晶体管的临界电压， 而 VGS 表 示晶体管的栅源极电压。由于工艺的不匹配， 晶体管 120 和 140 的临界电压 VT 并不相同。 因此， 即使晶体管 120 和 140 的栅源极电压 (VGS) 相同， 其 VGS-VT 电压差也不相同。借由 让晶体管 120 和 140 两者的 VGS-VT 电压差大致上相同， 本发明的实施例改善工艺不匹配的 影响， 即缩短时间周期 (timeperiod) 并将位线 BL 和 ZBL 之间所需的差距电压减少到可接 受的范围。
信号 SP 和 SN 用以操作感测放大器 105， 例如将其启动 (turn on) 或关闭 (turn off)。信号 SP 是切换式电源 (switch power)， 而信号 SN 作为接地。一般而言， 当信号 SP 和 SN 的电压电平相同时 ( 均为 Vref 的电压电平 )， 感测放大器 105 关闭 ； 若信号线 SP 是 高电压电平的 (VDD) 且信号线 SN 是低电压电平的 ( 接地 )， 则感测放大器 105 启动。举例 而言， 在一实施例中， 在预调整和等化阶段中， 信号 SP 和 SN 被拉至参考电压 Vref， 感测放 大器 105 关闭。当信号 SP 从参考电压 Vref 被拉高至电源电压 VDD 且信号 SN 从参考电压 Vref 被拉低至接地电压 VSS 时， 感测放大器 105 接收到所需的电源并因而启动。信号 SN 的 些许切换 (weak transition) 表示其被缓慢地拉低至接地电压 VSS， 而信号 SN 的大幅切换 (strong transition) 表示其被快速地拉低至接地电压 VSS。类似地， 信号 SP 的些许切换 (weak transition) 表示其被 ( 从参考电压 Vref) 缓慢地拉高至电源电压 VDD， 而信号 SP 的大幅切换 (strong transition) 表示其被快速地拉低至电源电压 VDD。
信号 SAE 用以控制晶体管 150 和 170。当信号 SAE 被禁能 ( 例如为低电压电平 ) 时， 信号 SAE 将晶体管 150 和 170 截止， 借此将晶体管 110 和 120 以及晶体管 130 和 140 之 间的串联断开。换言之， 其提供第一节点 N1 和第二节点 N2 之间的开路， 以及第三节点 N3 和第四节点 N4 之间的开路。当信号 SAE 被启始 ( 例如为高电压电平 ) 时， 信号 SAE 将晶体 管 150 和 170 导通， 借此将晶体管 110 和 120 以及晶体管 130 和 140 之间的串联连接起来。 换言之， 其提供第一节点 N1 和第二节点 N2 之间的短路， 以及第三节点 N3 和第四节点 N4 之 间的短路。因为在多种实施例中， 晶体管 150 和 170 能够作为开路或短路， 所以晶体管 150 和 170 也作为开关。根据本发明其他实施例， 其他类型的开关元件也能够用来取代晶体管150 和 / 或 170。
信号 SAC 提供不匹配 ( 包括工艺不匹配 ) 的补偿。当信号 SAC 被禁能 ( 例如为低 电压电平 ) 时， 信号 SAC 将晶体管 160 和 180 截止， 其提供第二节点 N2 和第三节点 N3 之间 的开路， 以及第五节点 N5 和第六节点 N6 之间的开路。此时， 信号 SAC 并未提供不匹配的补 偿。当信号 SAC 被启始 ( 例如为高电压电平 ) 时， 信号 SAC 将晶体管 160 和 180 导通， 其提 供第二节点 N2 和第三节点 N3 之间的短路， 以及第五节点 N5 和第六节点 N6 之间的短路， 并 借此提供不匹配的补偿。在补偿期间， 信号 SAE 为低电压电平的， 用以截止晶体管 150 和 170 ； 此外， 信号 SP 的电压电平为参考电压 Vref 且信号 SN 的电压电平从参考电压 Vref 朝 接地的方向被拉低。根据本发明多种实施例， 在补偿阶段中， 信号 SN 的电压电平是受控的， 并因而具有些许转变 (weaktransition) ； 或在预调整阶段， 位线 BL 和 ZBL 的电压电平是被 快速拉低的， 并因而使位线 BL 和 ZBL 上所预充的电压电平大幅地减少。在多种实施例中， 信号 SAC 提供的工艺补偿将位线 BL 和 ZBL 的电压电平设定在不同的电压电平， 使得晶体管 120 和 140 两者的 VGS-VT 电压差大约相等。在多种实施例中， 因为晶体管 160 和 180 能够 作为开路或短路， 所以晶体管 160 和 180 也作为开关。根据本发明其他实施例， 其他类型的 开关元件也能够用来取代晶体管 160 和 / 或 180。 在补偿 ( 例如信号 SAC 被启始 ) 期间， 信号 SAC_SON 被启始 ( 例如被拉高为高电压 电平 ) 以导通晶体管 147， 使得信号 SN 的电压电平朝接地电压 VSS 的方向稍微地变动 (weak transition)。因此， 晶体管 120 和 140 的栅源极电压和漏源极电压 (VDS) 仍维持在很小的 范围内， 因此能够避免位线 BL 和 ZBL 的电压电平被快速拉低， 而使得位线 BL 和 ZBL 上所预 充的电压电平大幅地减少。当位线 BL 和 ZBL 上所预充的电压电平大幅地减少时， 在存储单 元 195 感测低电压电平的动作会在存储单元 195 和位线 (BL 或 ZBL) 之间产生些微的电荷 分享， 而使得位线 BL 和 ZBL 在补偿后产生些微的差距电压。
信号 SON 和 SOP 是互补的且分别用以控制晶体管 137 和 147。当信号 SON 被启始 ( 例如为高电压电平 ) 时， 信号 SON 导通晶体管 137 ； 当信号 SON 被禁能 ( 例如为低电压电 平 ) 时， 信号 SON 将晶体管 137 截止。类似地， 当信号 SOP 被启始 ( 例如为高电压电平 ) 时， 信号 SOP 导通晶体管 127 ； 当信号 SOP 被禁能时 ( 例如为低电压电平 ) 时， 信号 SOP 将晶体 管 127 截止。一般而言， 若欲将感测放大器维持在启动的状态， 则晶体管 137 和 127 需为导 通的状态。当晶体管 137 和 127 为导通的状态时， 其让信号 SN 和 SP 的电压电平分别产生 大幅的转变 (strong transition)。 在预调整期间， 信号 SON 和 SOP 的电压电平分别为接地 电压 VSS 和电源电压 VDD， 用以分别将晶体管 137 和 127 截止。
全域位线 GBL 和 GZBL 用以使能局部 (local) 存储单元 ( 例如存储单元 195) 与其 他元件 ( 例如感测放大器的其他级， 图 1 未显示 ) 之间的数据转移。信号 SSL 和晶体管 155 和 165 用以使能上述的数据转移。举例而言， 当信号 SSL 被禁能 ( 例如为低电压电平 ) 时， 信号 SSL 将晶体管 155 和 165 截止并分别将位线 BL 和 GBL 以及 ZBL 和 GZBL 之间的串联断 开。
本发明实施例能够控制多种信号的时序 (timing)， 使得感测放大器 105 能够对存 储单元 195 作等化、 补偿、 连接， 或将感测放大器 105 启动 / 关闭等。举例而言， 本发明的实 施例能够控制信号 EQ、 SAE、 SAC 与字线 WL 的启始时间， 并将该信号维持一段时间 ( 例如维 持脉冲宽度 )。在一实施例中， 信号 SN 和接地电压 VSS 的电压电平为 0V ； 信号 SP 和电源电
压 VDD 的电压电平分别为 1.1V 和 1.5V 而参考电压 Vref 的电压电平为电源电压 VDD 的一 半 (VDD/2)。
根据本发明的实施例， 图 2 显示在补偿期间的感测放大器 105 的晶体管 120、 130、 140、 150、 160、 170 以及 180 的电性连接关系。如上述讨论， 在补偿期间， 晶体管 150 和 170( 图 2 未图示 ) 是截止的并作为开路。类似地， 晶体管 160 和 180( 图 2 未图示 ) 是导 通的并作为短路。为了简化说明， 图 2 未图示第一节点～第六节点 N1 ～ N6、 信号 EQ、 SAE、 SAC、 参考电压 Vref， 以及晶体管 125、 135、 145、 126、 136、 146、 127、 137 和 147。
根据本发明的实施例， 图 3 显示在非补偿期间的感测放大器 105 的晶体管 120、 130、 140、 150、 160、 170 以及 180 的电性连接关系。在非补偿期间， 晶体管 150 和 170( 图 3 未图示 ) 是导通的并作为短路。类似地， 晶体管 160 和 180( 图 2 未图示 ) 是截止的并作为 开路。为了简化说明， 图 3 未图示第一节点～第六节点 N1 ～ N6、 信号 EQ、 SAE、 SAC、 参考电 压 Vref， 以及晶体管 125、 135、 145、 126、 136、 146、 127、 137 和 147。
方法实施例
图 4 显示本发明的方法实施例， 用以说明搭配于存储单元 195 而使用的感测放大 器 105。
在步骤 410， 将位线 BL 和 ZBL 以及信号 SP 和 SN 的电压电平进行预调整与等化。
在步骤 420， 借由重新组态 (reconfigure) 感测放大器 105 中的多个晶体管 ( 例如 将晶体管 160 和 180 导通， 且将晶体管 150 和 170 截止 ) 而启始补偿操作。
在步骤 430， 将存储单元 195 连接至感测放大器 105。
在步骤 440， 启动感测放大器 105， 用以开始感测存储单元 195 中的数据。
具体的信号
根据本发明的实施例， 图 5 显示对应于图 4 的步骤的信号。对于每一个信号而言， H、 Vref 或 L 表示信号的电压电平分别为高电压电平、 参考电压 Vref 的电压电平或低电压电 平。时间 T1、 T2、 T3 和 T4 分别对应于图 4 的步骤 410、 420、 430 和 430。为了说明本发明， 信号 EQ、 SAC、 SAE、 SP、 SN、 字线 WL， 以及位线 BL 和 ZBL 的初始电压电平 ( 早于时间 T1) 分 别为 L、 L、 L、 H、 L、 L、 H、 L。此外， 存储单元 195 存储高电压电平 H。事实上， 当信号被启始 / 禁能时， 其他信号总是需要经过些许延迟才会被信号的启始 / 禁能所影响 ( 又称为传递延 迟 )， 但是为了简化说明， 图 4 并未对传递延迟加以说明。 此外， 图 5 显示包括数字信号的实 施例， 而在其他实施例中， 信号是模拟的。
在时间 T1， 将信号 EQ 启始 ( 例如变成高电压电平 H)， 并且将位线 BL 和 ZBL 以及 信号 SP 和 SN 的电压电平拉至参考电压 Vref 的电压电平。换言之， 位线 BL 和 ZBL 以及信 号 SP 和 SN 的电压电平被预调整并等化为相同的电压电平 (Vref)。在时间 T1 和 T2 之间， 因为信号 SP 和 SN 的电压电平相同 ( 均为参考电压 Vref 的电压电平 )， 感测放大器 105 关 闭。位线 BL 和 ZBL 的电压电平被预先调整并等化为参考电压 Vref 的电压电平， 使得位线 BL 和 ZBL 的电压电平处于已知的受控状态。接着， 即使试着等化位线 BL 和 ZBL 的电压电 平， 但是因为工艺的不匹配， 晶体管 120 和 140 仍具有不同的 VGS-VT 电压差， 因此晶体管 120 和 140 具有不同的电流驱动能力。如上所述， 由于工艺的不匹配， 晶体管 120 的临界电 压 VT 与晶体管 140 的临界电压 VT 并不相同， 因此， 即使晶体管 120 和 140 的栅源极电压相 同， 其 VGS-VT 电压差也不相同。在时间 T2， 将信号 EQ 禁能 ( 例如变成低电压电平 L)， 使得位线 BL 和 ZBL 的电压 电平维持各自的电压电平。此时， 为了开始进行补偿操作， 将信号 SAC 启始 ( 例如变成高电 压电平 H)。因为信号 SAC 被启始且信号 SAE 已被禁能， 感测放大器 105 的组态将如图 2 所 示。此外， 即使假设晶体管 120 和 140 是相同的， 但是因为晶体管 120 和 140 具有不同的特 性 ( 例如不同的电流驱动能力 )， 晶体管 120 和 140 的栅源极电压还是有所不同。为了说 明本发明， 假设晶体管 120 的电流驱动能力大于晶体管 140 的电流驱动能力。换言之， 晶体 管 120 的临界电压 VT 小于晶体管 140 的临界电压 VT， 使得晶体管 120 比晶体管 140 更容易 导通。因为晶体管 120 的电流驱动能力大于晶体管 140 的电流驱动能力， 所以感测放大器 105 处于不平衡的状态。此外， 基于上述相同原因， 晶体管 120 拉低位线 ZBL 的电压电平的 幅度将大于晶体管 140 拉低位线 BL 的电压电平的幅度， 并借此达成补偿操作。换言之， 本 发明借由让位线 BL 和 ZBL 分别位于不同的电压电平， 使得晶体管 120 和 140 两者的 VGS-VT 电压差大致上相等。相反地， 若晶体管 120 的电流驱动能力小于晶体管 140 的电流驱动能 力， 则感测放大器 105 也处于不平衡的状态。此外， 基于上述相同原因， 晶体管 120 拉低位 线 ZBL 的电压电平的幅度将小于晶体管 140 拉低位线 BL 的电压电平的幅度， 并借此达成补 偿操作。在多种实施例中， 在补偿操作之后， 位线 BL 和 ZBL 分别位于不同的电压电平， 使得 晶体管 120 和 140 两者的 VGS-VT 电压差会大致上相等。在一优选技术方案中， 在补偿操作 之后， 位线 BL 和 ZBL 分别位于不同的电压电平， 使得晶体管 120 和 140 两者的 VGS-VT 电压 差会相等。在位线 BL 和 ZBL 的差距电压缩小到可接受的范围内之后， 感测放大器 105 便被 启动以执行其功能。在多种实施例中， 在补偿操作结束的时间 ( 例如时间 T3) 之后， 晶体管120 和 140 之间的残留偏差将被减少至最小。在一优选技术方案中， 晶体管 120 和 140 两 者的 VGS-VT 电压差之间的差值为零， 因此晶体管 120 和 140 具有相同的特性。在补偿操作 期间， 信号 SN 的电压电平朝接地电压 VSS( 或接地 ) 的方向稍微地被拉低， 借此根据晶体管 120 和 140 的不匹配而从位线 BL 和 BLB 吸引不同的电荷。在补偿操作期间 (T2 至 T3)， 信 号 SN 的电压电平介于参考电压 Vref 与接地的电压电平之间。
在时间 T3， 补偿操作完成之后 ( 例如晶体管 120 和 140 两者的 VGS-VT 电压差之间 的差值被缩小至可接受的范围内 )， 将信号 SAC 禁能 ( 例如变成低电压电平 )， 并且将字线 WL 启始 ( 例如变成高电压电平 )， 用以将存储单元 195 连接至位线。为了说明本发明， 假设 位线 ZBL 连接至存储单元 195。借此， 存储单元 195 与位线 ZBL 进行电荷分享， 且存储单元 195 的电压电平被拉至位线 ZBL 的电压电平 ( 即参考电压 Vref 的电压电平 )。此外， 因为 存储单元 195 存储的是高电压电平， 所以位线 ZBL 的电压电平将被拉高至位线 ZBL 的最高 电压电平。
在时间 T4， 将信号 SAE 和 SP 启始 ( 例如拉至高电压电平 )， 因为信号 SAE 被启始且 信号 SAC 已被禁能， 感测放大器 105 的组态将如图 3 所示。信号 SP 被启始以将感测放大器 105 启动。 此时， 信号 SN 的电压电平被大幅地拉低至接地电压 VSS 的电压电平 ( 即低电压电 平 )。高电压电平的信号 SP 和低电压电平的信号 SN 便能够提供满载的电源 (full power) 予感测放大器 105 并将感测放大器 105 启动， 使感测放大器 105 得以执行其功能 ( 例如感 测 )。此外， 位线 BL 的电压电平被拉至低于参考电压 Vref 的接地电压的电压电平 ( 或更 低 )， 而位线 ZBL 的电压电平被拉至高于参考电压 Vref 的电源电压 VDD 的电压电平 ( 或更 高 )。因此， 存储单元 195 的电压电平将追随位线 ZBL 的电压电平而成为电源电压 VDD 的电压电平 ( 或更高 )。
在上述说明中， 感测放大器 105 是以搭配于存储单元 195 的操作而被说明， 但并非 限定于此， 当感测电路具有不匹配的晶体管而需要补偿操作时， 本发明的感测电路能够用 于任何需要补偿操作的电路。举例而言， 感测放大器 105 能够作为比较器， 用以比较两种信 号， 比较器中的晶体管和 / 或比较器的输入信号能够借由本发明的补偿操作而解决工艺不 匹配的问题。
本发明已经由数种实施例揭示如上。 本领域普通技术人员应能知悉在不脱离本发 明的精神和架构的前提下， 当可作些许更动、 替换和置换。举例而言， 当多种信号 ( 例如信 号 EQ、 SAC、 SAE) 被启始 ( 或禁能 ) 时， 其逻辑电平 ( 例如高 / 低逻辑电平 ) 仅用以说明本 发明， 但不以此为限。 信号的逻辑电平的选择仅为设计上的选择， 故逻辑电平的选择仍属于 本发明的范畴。举例而言， 当信号 EQ、 SAC、 SAE 被启始 ( 或禁能 ) 时， 其逻辑电平为高逻辑 电平 ( 或低逻辑电平 ) ； 相反地， 当信号 EQ、 SAC、 SAE 被启始 ( 或禁能 ) 时， 其逻辑电平为 低逻辑电平 ( 或高逻辑电平 ) 仍属于本发明的范畴。多种特定形态的晶体管 ( 例如 NMOS 和 PMOS) 被用以说明本发明， 但并非以此为限。晶体管形态的选择也仅为设计上的选择， 故晶体管形态的选择仍属于本发明的范畴。举例而言， 晶体管 120、 140、 150、 160、 170、 180、 125、 135、 145、 126、 136、 146、 155 和 165 为 N 型， 而晶体管 110 和 130 为 P 型， 但本发明晶体 管形态的选择并非以此为限。举例而言， 本领域普通技术人员当视其需要而将电路 100 中 的 PMOS/NMOS 晶体管以 NMOS/PMOS 晶体管取代。在上述情况中， 为了正确地操作晶体管， 信 号 SP 和 SN 的逻辑电平便需要加以改变 ( 例如变成互补的逻辑电平 )。此外， PMOS 和 NMOS 晶体管的组合使用也属于本发明的范畴。在多种实施例中， 晶体管 150、 160、 170 或 180 均 能够作为开关。 因此， 任何能够执行本发明实施例的上述功能的开关均属于本发明的范畴。 另一方面， 本领域普通技术人员当知悉其能够以 PMOS 晶体管取代 ( 多个 )NMOS 晶体管。晶 体管 127、 137 和 147 为感测放大器 105 的一部分， 但其也能够不为感测放大器 105 的一部 分而为其他感测放大器所共用以执行其功能。
本发明已经由数种实施例揭示如上。 本领域普通技术人员应能以本发明所揭示的 技术内容作为基础来设计或修改其他的工艺或架构来达到相同于本发明的目的和 / 或优 点。本领域普通技术人员应能知悉在不脱离本发明的精神和架构的前提下， 当可作些许更 动、 替换和置换。本发明的范畴当视随附的权利要求的范围而定。