对机器振动数据的并行数字信号处理相关申请
本申请要求于2014年7月28日提交的标题为“带有处理控制系统的整合振动输入输出
卡的方法和装置(MethodsandApparatusforIntegralVibrationInputandOutputCard
withProcessControlSystem)”系列号为62/029,606的共同未决临时专利申请的优先权。
技术领域
本发明涉及机器振动数据处理领域。更具体地，本发明涉及用于处理多个并行的机器振
动数据通道通道的系统，例如使用现场可编程门阵列(FPGA)来进行。
背景技术
传统的机器振动分析通道通常包括模拟前端、模拟-数字转换器(ADC)和数字信号处理
器(DSP)或微控制器。模拟前端常常由振动传感器、输入放大器、AC耦合放大器、模拟集
成器、可变增益放大器、低通抗混叠滤波器和高通滤波器组成。在模拟域中这样实现前端信
号调理功能导致了许多问题。由于导致信号路径的灵敏度和带宽发生变化的组件变形，需要
进行校准。模拟组件需要相对大量的印刷电路板空间，并且它们为了低噪音设计消耗大量的
功率。它们还在可编程性方面有些限制。对于为了在有害环境中使用而设计的系统而言，降
低的电压和电容器余量使得在模拟信号路径的噪音和带宽方面有所妥协。
因此，所需要的是这样的机器振动测量系统，其中在数字域中，例如在现场可编程门阵
列(FPGA)中，执行前端信号调理功能。
发明内容
在一个方面中，本发明涉及用于处理机器振动数据的FPGA。在一个优选实施方案中，所
述FPGA包括接口电路、转速计数据处理电路和振动数据处理电路。
所述FPGA的接口电路配置成接收包括多个多路复用的数据通道的同步串行数字数据流。
所述多路复用数据通道包含来源于机器振动和转速计传感器的机器振动数据。还将转速计数
据提供至所述FPGA，作为来源于内部模拟触发电路的脉冲波形或作为外部脉冲输入。所述接
口电路配置成将串行数字数据流去多路复用成与多路复用数据通道相应的多个分离的输入数
据流。
所述转速计数据处理电路配置成接收包含转速计数据的所述分离的输入数据流，并且处
理所述转速计数据以生成一个或多个指示转速的值。
所述振动数据处理电路包括与包含机器振动数据的所述多个分离的输入数据流相应的多
个并行信号处理通道。所述并行信号处理通道包括高通滤波器、第一集成电路、第二集成电
路、数字跟踪带通滤波器和多个并行计算通道。
每个信号处理通道的高通滤波器配置成接收包含机器振动数据的输入数据流，并且去除
具有低于DC闭锁阈值频率的信号分量，从而生成高通滤波数据流。
每个信号处理通道的第一集成电路配置成对所述输入数据流或所述高通滤波数据流执行
第一集成处理，从而生成第一集成数据流。
每个信号处理通道的第二集成电路配置成对所述第一集成通道数据流执行第二集成处
理，从而生成第二集成数据流。
每个并行信号处理通道的数字跟踪带通滤波器配置成过滤所述输入数据流、所述第一集
成数据流或所述第二集成数据流，从而生成带通滤波数据流。基于由转速计数据处理电路生
成的一个或多个指示转速的值来确定所述数字跟踪带通滤波器的中心频率。
所述计算通道中的每一个都包括数据选择开关、可编程低通滤波器和标量值计算电路。
所述数据选择开关在所述带通滤波数据流、所述高通滤波数据流、所述第一集成数据流、所
述第二集成数据流或所述输入数据流之间进行选择。所述可编程的低通滤波电路接收来自所
述数据选择开关的选择的数据流，并基于所选择的数据流生成低通滤波数据流。所述标量值
计算电路配置成接收所述低通滤波数据流，并基于所述低通滤波数据流来计算标量数据值。
在一些优选实施方案中，所述FPGA包括针对每个通道的集成器输入选择开关，其配置成
在所述输入数据流和所述高通滤波数据流之间进行选择。在这些实施方案中，所述第一集成
电路配置成基于由所述集成器输入选择开关作出的选择来集成所述输入数据流或所述高通滤
波数据流。
在一些优选实施方案中，所述针对每个通道的FPGA包括跟踪滤波器输入选择开关，其配
置成在所述输入数据流、所述第一集成数据流和所述第二集成数据流之间进行选择。在这些
实施方案中，所述数字跟踪带通滤波器配置成基于由所述跟踪滤波器输入选择开关作出的选
择来过滤所述输入数据流、所述第一集成数据流或所述第二集成数据流。
在一些优选实施方案中，所述FPGA的标量值计算电路包括RMS标量值计算电路、峰标量
值计算电路、峰-峰标量值计算电路、绝对+/-峰标量值计算电路和DC测量电路。
在所述FPGA的一些优选实施方案中，所述振动数据处理电路的所述并行信号处理通道中
的一个或多个包括PeakVue处理通道。所述PeakVue通道包括用于接收所述输入数据流并对
其进行全波整流的全波整流电路、用于生成包括所述全波整流输入数据流的峰水平的保持波
形的峰保持电路，以及用于计算表示在所述峰保持波形中的预定时间内或预定数据采样数量
内测量的峰值的标量值的PeakVue标量计算电路。
在所述FPGA的一些优选实施方案中，所述振动数据处理电路的所述并行信号处理通道中
的一个或多个包括预测时间波形处理通道。所述预测时间波形处理通道包括用于在所述高通
滤波数据流、所述第一集成数据流、所述第二集成数据流、所述输入数据流和所述滤波全波
整流(PeakVue)输入数据流之间进行选择的数据选择开关。分波器电路接收来自所述数据选
择开关的选择的数据流，并基于所选择的数据流生成分波的数据流。上采样电路配置成对所
述分波的数据流进行上采样，以生成具有比所选择的数据流的数据速率更大的数据速率的上
采样数据流。
在所述FPGA的一些优选实施方案中，所述振动数据处理电路的所述并行信号处理通道中
的一个或多个包括保护时间波形处理通道。所述保护时间波形处理通道包括用于在所述高通
滤波数据流、所述第一集成数据流、所述第二集成数据流、所述输入数据流和所述滤波全波
整流(PeakVue)输入数据流之间进行选择的数据选择开关。低通滤波器和分波器电路接收来
自所述数据选择开关的选择的数据流，并基于所选择的数据流生成分波的数据流。
在所述FPGA的一些实施方案中，所述转速计数据处理电路包括可编程的触发器噪音去除
电路，用于减少包含转速计信号数据的所述一个或多个分离的输入数据流中的过度扰动或噪
音。
在所述FPGA的一些实施方案中，所述转速计数据处理电路包括除以N电路，其包括将所
述一个或多个分离的输入数据流中的脉冲速率除以整数值N的可编程脉冲分配器。
在所述FPGA的一些实施方案中，所述转速计数据处理电路包括确定所述转速计数据的转
速计脉冲流的RPM并基于所述RPM生成RPM标量值的RPM指示器电路。
在所述FPGA的一些实施方案中，所述转速计数据处理电路包括零速检测电路，当所述
RPM处于或低于预定阈值至少一个预定间隔时，所述零速检测电路提供零速指示。
在所述FPGA的一些实施方案中，所述转速计数据处理电路包括超速检测电路，当所述
RPM处于或高于预定阈值至少一个预定间隔时，所述零速检测电路提供超速指示。
在所述FPGA的一些实施方案中，所述数字跟踪带通滤波器配置成接收所述RPM标量值，
并且至少部分地基于所述RPM标量值来确定所述数字跟踪带通滤波器的中心频率。
在所述FPGA的一些实施方案中，所述转速计数据处理电路包括旋转方向检测电路，其基
于比较包含转速计数据的所述分离的输入数据流中的两个分离的输入数据流中的转速计脉冲
的相位来确定机器组件的旋转方向。
在一些实施方案中，包含转速计信号数据的所述分离的输入数据流包括第一转速计输入
信号数据流和第二转速计输入信号数据流。这些实施方案的所述转速计数据处理包括并行的
第一转速计数据处理和第二转速计数据处理通道。交叉点切换电路配置成将所述第一转速计
输入信号数据流引导至所述第一转速计数据处理通道和第二转速计数据处理通道中的任一个
或两个，并将所述第二转速计输入信号数据流引导至所述第一转速计数据处理通道和第二转
速计数据处理通道中的任一个或两个。
在所述FPGA的一些实施方案中，所述交叉点切换电路还配置成将所述第一转速计输入信
号数据流和第二转速计输入信号数据流中的任一个引导至第一外部转速计信号输出，或引导
至第二转速计信号输出。
在一些实施方案中，所述交叉点切换电路还配置成将第一外部转速计输入信号或第二外
部转速计输入信号引导至所述第一转速计数据处理通道和第二转速计数据处理通道中的任一
个或两个。
在一些实施方案中，所述交叉点切换电路还配置成将一个或多个外部转速计输入信号引
导至一个或多个外部转速计信号输出。
在另一个方面中，本发明涉及处理机器振动数据并将所述机器数据提供至分布式控制系
统的机械健康监视模块。在一些优选实施方案中，所述机械健康监视模块包括信号调理电路、
处理电路和交叉点切换电路。
所述信号调理电路具有用于接收来自多个振动传感器的多个模拟振动信号，以及用于接
收来自第一转速计传感器和第二转速计传感器的第一模拟转速计信号和第二模拟转速计信号
的接口。所述信号调理电路还包括用于调理所述模拟振动信号以及所述第一模拟转速计信号
和第二模拟转速计信号的放大和滤波电路，以及用于将所述模拟振动信号以及所述第一模拟
转速计信号和第二模拟转速计信号转换成数字振动信号以及第一数字转速计信号和第二数字
转速计信号的ADC电路。
所述处理电路包括多个并行振动信号处理通道以及第一转速计数据处理通道和第二转速
计数据处理通道。所述振动信号处理通道中的每一个配置成处理所述数字振动信号中相应的
一个，以生成多个标量振动值每通道和至少一个振动时间波形每通道。所述第一转速计数据
处理通道和第二转速计数据处理通道分别配置成处理所述第一数字转速计信号和第二数字转
速计信号，以生成一个或多个指示转速的值每通道。
所述交叉点切换电路配置成将所述第一数字转速计信号或所述第二数字转速计信号引导
至所述第一转速计数据处理通道和第二转速计数据处理通道的任一个或两个。
在一些实施方案中，所述交叉点切换电路还配置将所述第一数字转速计信号和第二数字
转速计信号中的任一个引导至第一外部转速计信号输出和第二外部转速计信号输出中的任一
个或两个。
在一些实施方案中，所述交叉点切换电路还配置成将第一外部转速计输入信号或第二外
部转速计输入信号引导至所述第一转速计数据处理通道和第二转速计数据处理通道中的任一
个或两个。
在一些实施方案中，所述交叉点切换电路还配置成将一个或多个外部转速计输入信号引
导至一个或多个外部转速计信号输出。
附图说明
本发明的其他实施方案将通过引用与附图相结合的具体实施方式而变得显而易见，其中
为了更清楚地显示细节，元件不是按比例的，其中在一些附图中，相同的附图标记表示相同
的元件，并且其中：
图1描绘了根据本发明的一个实施方案的与分布式控制系统(DCS)连接的机械健康监视
(MHM)模块；
图2描绘了根据本发明的一个实施方案的现场数字FPGA信号处理电路；
图3描绘了根据本发明的一个实施方案的由DCS控制器执行的控制逻辑的一个例子；
图4描绘了根据本发明的一个实施方案的与DCS连接的多个MHM模块和两个转速计通道；
并且
图5A和5B描绘根据本发明的一个实施方案的转速计通道分布电路。
具体实施方式
本发明的一些实施方案提供振动数据采集与分析模块，其直接连接至分布式控制系统I/O
背板，从而允许由所述DCS直接采集振动数据，用于机械保护和预测性机械健康分析的目的。
如本文使用的术语，“分布式控制系统(DCS)”是一种在过程或工厂中使用的自动化控制系统，
其中使控制元件遍布于一个或多个机器中以对所述机器(多种)的不同部件提供操作指令。
如本文使用的术语，“保护”是指在如果使机器继续运行的话则可能导致严重并且代价巨大的
损坏的情况下使用从一个或多个传感器收集的数据(振动、温度、压力等)来关闭该机器。
另一方面，“预测”是指使用从一个或多个振动传感器收集的数据，该数据可能与来自其他类
型的传感器的数据组合，来观察机器性能方面的趋势，以及预测在应当使其脱机用于维护或
更换之前机器可运行多久。
图1描绘了直接与DCS11连接的机械健康监视模块(MHM)10。在该优选实施方案中，
模块10包括接收并调理传感器信号的现场模拟信号调理与传感器功率卡12、处理所述传感
器信号的现场数字FPGA信号处理卡14以及提供与DCSI/O总线18的接口的DCS逻辑生成器
卡(LGC)16。所述现场卡12可优选通过现场信号接口连接器22接受来自多至八个测量传感
器20的输入。在一个优选实施方案中，所述传感器输入通道中的两个可配置为转速计通道。
优选地，在模拟现场卡12与数字现场卡14之间提供电绝缘。该电绝缘阻止传感器20与
DCS11的安装位置之间的非故意电流，例如因接地回路导致的非故意电流。
传感器功率24和信号调理电路26可支持宽范围的传感器20，包括压电加速度计、压电
ICP速度、压电动压、电动速度、涡电流位移、AC振动和DC位移。支持的转速计传感器包括
涡电流位移传感器、被动电-磁传感器、霍耳效应转速计传感器、N脉冲/转的轴编码器以及
TTL脉冲传感器。在DC至20KHz范围内支持许多其他传感器类型，至少它们落在示例性的
电压输入范围内即可：0至+24V、-24V至+24V、-12V至+12V，以及0至-24V。在该优
选实施方案中，可对多至八个传感器功率电路24的0至20mA的恒定电流进行编程，所述恒
定电路可用作电动(被动)速度传感器的升电流。还可选择恒压电源(+24V或-24VDCDC)用
于传感器功率。对于各传感器通道，上文所列的输入电压范围也是可分别编程的。这允许通
道之间的传感器功率和输入范围配置的任何混合，从而使得能够对所支持的传感器进行混合。
通过由记时器26提供的计时，8通道的模拟-数字转换器(ADC)28将八个模拟信号转换
成包含八个同时采样的交叉数据通道的单一串行数据流。在一些优选实施方案中，两个转速
计触发电路30将两个模拟转速计信号转换成转速计脉冲。
现场卡14上的是用于处理振动数据的8通道现场可编程门阵列(FPGA)36。FPGA36接
收8通道数字波形数据和2通道转速计数据，并且并行处理原始数据以生成标量总体振动参
数和波形。所处理的波形可包括低通滤波波形、PeakVueTM波形、阶次跟踪波形、高通滤波波
形(DC闭锁)，以及可选择的单一集成波形(速度)、双集成(波形位移)或非集成波形(加
速度)。预测数据通道还可优选包括上采样数据块以提供用于时间同步平均(TSA)或阶次跟
踪应用的更高分辨率数据。
模拟现场卡12的振动卡配置电路32优选包括一组串行-并行锁存器，其接收来自LGC16
的应用固件的配置数据的串行数据流。该数据被载入FPGA36的接口中的并行-串行移位寄存
器。然后，FPGA36进行将所述串行数据移位至使用同步SPI格式的控制锁存器。
在运行该优选实施方案期间，MHM模块10对于DCS控制器19表现为具有与标准DCS输
入模块21的标量输出相似的标量输出的多通道模拟输入卡，例如可输出测量的温度、压力或
阀位置值。如在下文中更详细描述的，由模块10将振动信号转换成标量值，并通过DCS的背
板将其呈递至DCS控制器19。DCS控制器19的一个例子是由EmersonProcessManagement
(EmersonElectricCo.的一个部门)制造的OvationTM控制器。在典型的DCS架构中，将仅
十六个标量值作为高速扫描值呈递至DCS控制器19。在高速扫描中，DCS控制器19可以以高
至10mS速率来读取这十六个标量值。
时间波形块数据(和一些标量值)可通过DCSI/O总线18使用例如远程桌面协议(RDP)
等块数据传输方法以低于所述十六个标量值的扫描速率的速率传输至DCS控制器19。
因为由机械健康监视模块10生成的标量值由DCS控制器19读取，所以由DCS控制器19
中以与任何其他DCS数据相同的方式运行的软件来处理它们。DCS控制器19的一个主要功能
是将标量值与警报限制进行比较。如果超过该限制，则生成警报。DCS控制器19内的逻辑还
可确定是否应当基于警报条件来采取任何动作，例如关闭继电器。DCS控制器19还可以以软
件的方式来执行包括报警继电器逻辑、表决和时间延迟在内的操作。优选地，DCS控制输出，
例如继电器输出和4mA至20mA的成比例输出，由DCS的标准输出模块23驱动。批量预测
数据在LGC宿主机处理器48中被格式化，并通过以太网端口52a传输至机器健康管理(MHM)
分析计算机54，用于详细分析和显示。批量保护数据也在LGC主机处理器48中被格式，但
是通过单独的以太网入口52b传输至DCS操作器计算机60。
在一些优选实施方案中，DCS操作器计算机60包括用于显示从DCS控制器19输出的振
动参数和其他机器操作数据(压力、温度、速度、警报条件等)的接口。
图2中描绘了现场数字FPGA36的单一通道的功能框图。一个优选实施方案包括具有与
图2中描述的一个通道相同的布局的其他七个通道。如在下文中更详细描述的，所述通道数
字波形数据可路由通过多个数字滤波器和集成阶段，然后转换成振动总体值或打包为“批量”
时间波形，用于由LGC卡16上运行的软件进行进一步分析或者用于传输至DCS软件或MHM软
件。
如图2所示，ADC接口70接收该连续的八个通道，通过连接器34(图1中示出)对来自
现场模拟卡12的ADC28的数据进行同时采样。该数据优选为串行外围接口(SPI)格式中的
多路复用的同步串行数据流的形式。ADC接口70将该数据流去多路复用成八个分离的通道数
据流。
虽然所有八个通道都可用于振动信号处理，但是在一个优选实施方案中，可使用该八个
通道中的两个来进行转速计测量处理。每个转速计测量通道优选包括：
-单触发(one-shot)110，其为可编程的触发器“消隐”功能，提供对具有过度抖动
或噪音的转速计脉冲串的噪音去除；
-除以N(divide-by-N)111，其为分配由齿轮和密码轮产生的转速计信号的脉冲速率
的可编码脉冲分配器；
-反向旋转检测器112，其通过将两个转速计脉冲信号的相位进行比较来确定轴旋转的
方向；
-RPM指示器115，其将转速计脉冲流的RPM计算为标量总体值。
-零速检测器113，当转速计在可编程间隔例如0.1s、1s、10s或100s中已经不
活跃时，其提供“零速”指示；以及
-超速检测器114，当转速计超过固定的2KHz或62KHz阈值时，其提供“超速”指
示。在一些可选实施方案中，该阈值可为可编程的。
继续参照图2，FPGA36中的八个独立的并行信号处理通道中的每一个优选包括以下组件：
-用于DC闭锁的高通滤波器72，其优选设置为0.01Hz、0.1Hz、1Hz或10Hz，并且
可基于开关74的位置针对下文描述的集成器来选择或忽略该高通滤波器72；
-两阶段的数字波形集成，包括第一集成器76和第二集成器78，其提供这样的数据单
位转换：从加速度到速度、从加速度到位移或从速度到位移；
-数字跟踪带通滤波器82，如在下文中更详细描述，其具有由转速计频率或多个转速
计频率设置并且基于开关80的位置而接收为“输入”数据流(不集成)、单一集成数据流或
双集成数据流输入的带通中心频率；以及
-标量总体测量计算块88至100，其如下文所述来确定几个不同的波形标量总体值。
在该优选实施方案中，数字跟踪带通滤波器82的目的是提供具有由选择的转速计输入的
RPM确定的中心频率的窄(高Q)带通响应。所述中心频率还可为选择的转速计RPM的整数倍。
当波形通过该滤波器时，保留仅与所监视的机器转速的倍数对应的振动组成。当通过相应的
FPGA计算块(88、90或92)来计算所得波形的RMS标量值、峰标量值或峰-峰标量值时，结
果与通过LGC16的应用固件中执行的“nX峰”计算所返回的值相同。因为该标量计算被执
行为连续方法，而不是在固件中完成的计算，所以其比固件中以更低的速率产生的相应值更
适于作为“关闭参数”。该测量的一个应用是监视一般需要用于监视的跟踪滤波器功能的航空
衍生涡轮。
对于所述标量总体值中的一些而言，从其计算这些值的个体数据类型可选自基于开关84a
至84d的位置的输入数据流、单一集成数据流、双集成数据流、高通滤波(DC闭锁)数据流
或跟踪过滤器数据。此外，所述标量总体通道中的一些具有可单独编程的低通滤波器88a至
88d。在该优选实施方案中，这些标量总体值独立于并且并行于用于预测或保护的时间波形生
成。这些标量总体测量计算块优选包括：
-RMS块88，其确定时间波形的RMS值，其中RMS的集成时间可优选设置为0.01s、
0.1s、1s或10s；
-峰块90，其确定相对于波形平均值的正波形峰值或负波形峰值中的更大者，所述波
形平均值优选在由转速计时间或可编程时间延迟确定的时间内测量；
-峰-峰块92，其在由转速计时间或可编程时间延迟确定的时间内确定波形峰-峰值；
-绝对+/-峰块94，其确定相对于测量范围零点的最大正信号波形偏移值以及最大负信
号波形偏移值，所述零点优选在由转速计时间或可编程时间延迟确定的时间内测量；
-DC块96，其确定时间波形的DC值，该值具有优选设置为0.01Hz、0.1Hz、1Hz或
10Hz的测量范围；以及
-PeakVueTM块100，其确定如Robinson等名下的美国专利No.5,895,857中描述(通
过引用并入本文)的表示经过滤的峰值以及全波整流的PeakVueTM波形，其优选在由转速计时
间或可编程时间延迟确定的时间内测量。在功能块98中实施全波整流和峰保持功能。还将来
自块98的PeakVueTM波形提供为对本文描述的预测时间波形和保护时间波形处理的可选择输
入。
FPGA36的预测时间波形处理区段116提供了用于任何预测监视功能的连续过滤时间波
形。提供了独立的低通滤波器/分波器104a，以使预测时间波形可为与保护时间波形不同的
带宽。波形上采样块106提供了用于例如时间同步平均(TSA)或阶次跟踪等分析类型的数据
速率放大倍数。对预测时间波形处理区段的输入116可选自基于开关102a的位置的输入数据
流、单一集成数据流、双集成数据流、高通滤波(DC闭锁)数据流或PeakVueTM数据流。
FPGA36的保护时间波形区段118提供了用于保护监视功能的连续过滤时间波形。提供
了独立的低通滤波器/分波器104b，以使保护时间波形可为与预测时间波形不同的带宽。对
保护时间波形处理区段的输入118可选自基于开关102b的位置的输入数据流、单一集成数据
流、双集成数据流、高通滤波(DC闭锁)数据流或PeakVueTM数据流。
一些优选实施方案提供了瞬时数据收集，其中可针对发送至外部的数据存储从各信号处
理通道收集连续的并行时间波形。优选将瞬时波形固定于带宽中，并且从保护时间波形数据
流收集瞬时波形。
如图1所示，标量总体值以及数字过滤的时间波形通过LGC接口38至LGC逻辑板16，
用于通过DCSI/O背板18进一步处理并传输至DCS控制器19，或通过以太网端口至在MHM数
据分析计算机54上运行的外部软件应用。
图3描绘了由DCS控制器19执行的控制逻辑例程(在本文中还称为控制片)的一个例子。
在一些优选实施方案中，将控制片调度为通过在控制器19中运行的DCS软件以预定速率——
例如1秒、0.1秒或0.01秒——来执行。因为执行了控制振动过程的控制片，所以以控制片
的执行速率从DCSI/O总线18扫描标量总体振动值，并生成输出值。
由控制片执行的逻辑功能优选包括：
-表决逻辑，例如确定当2个标量值中的两个超过阈值，或3个标量中的两个超过阈值
时存在警报条件的逻辑。
-组合振动数据与其他DCS过程参数数据(例如压力和温度)。
-跳闸倍乘(Tripmultiply)，其为由当前机器状态或由提高警报水平的手动输入确定
的临时条件。通常在例如涡轮机等旋转机器的启动期间使用跳闸倍乘。当涡轮机加速时，其
一般通过至少一个机械共振频率。因为在共振期间测量比正常振动条件更高的振动条件，所
以使用“跳闸倍乘”来瞬时提高一些或所有警报水平以避免误警报跳闸。可基于RPM或另一
些“机器状态”输入通过操作器输入来手动或者自动设置该多次跳闸输入。
-跳闸旁路，其通常为例如在机器启动期间抑制禁用跳闸功能输出逻辑的操作的手动输
入。跳闸旁路是抑制所有生成的振动几包或将用作跳闸控制的任何输出或这二者的功能。可
基于一些“机器状态”输入通过操作器输入来手动或者自动设置该跳闸旁路输入。
时间延迟，其为通常编程为确保在允许机器发生跳闸之前的特定时间内保持跳闸条件的
延迟。通常根据API670建议将跳闸时间延时设置为1秒和3秒。该延迟的目的是拒绝由机械
或电瑕疵或小故障引起的误警报。
在许多振动测量应用中，例如在大蒸汽涡轮机和其他复杂及其中，可能需要一个或两个
转速计信号供若干个MHM模块使用。图4、5A和5B描绘一个实施方案，其中三个MHM模块
10a、10b和10c与DCS11连接，并共享两个转速计通道。这使单个模块10a至10c在不必
“桥接”跨越多个模块的单一转速计传感器的情况下使用相同的转速计脉冲信息。
参照图4，将两个转速计信号并入由一组传感器20a生成的传感器信号中。在本文描述
的一个示例性实施方案中，所述转速计信号包括提供至现场信号接口连接器22(图1)的八
个传感器信号中的两个。如下文更详细描述的，MHM模块10a从两个转速计传感器信号衍生
出两个转速计触发器信号，并将其作为转速计触发器信号21a和21b分布至MHM模块10b，
并且MHM模块10b将其分布至MHM模块10c。
如图5A和5B的优选实施方案中所示，在现场数字FPGA信号处理卡14(图1)中的信号
处理FPGA36中实施了交叉点切换机制120。所述交叉点开关120提供了几个转速计信号分
布选项：
(1)将内部触发的转速计信号从转速计触发器30路由至FPGA36中合适的转速计处
理电路(110a-111a-115a或110b-111b-115b)(如图5A所示)；
(2)将内部触发的转速计信号从转速计触发器30路由至现场信号接口连接器22，
用作外部转速计输出21a至21b(也如图5A所示)；
(3)将外部转速计输入信号21a至21b从现场信号接口连接器22路由至FPGA36中
合适的转速计处理电路(110a-111a-115a或110b-111b-115b)(如图5B所示)；以及
(4)将外部转速计输入信号21a至21b从现场信号接口连接器22路由回连接器22，
用作由另一MHM模块使用的外部转速计输出21a至21b(也如图5B所示)。
在图4描绘的例子中，MHM模块10a中的交叉点开关120实施选项(1)，将其内部生成的
转速计触发器信号路由至MHM模块10a中合适的转速计处理电路(110a-111a-115a或
110b-111b-115b)。MHM模块10a中的交叉点开关120也实施选项(2)，将其内部生成的转速
计触发器信号路由至MHM模块10b。MHM模块10b中的交叉点开关120实施选项(3)，将外部
转速计信号从MHM模块10a路由至MHM模块10b中合适的转速计处理电路(110a-111a-115a
或110b-111b-115b)。MHM模块10b中的交叉点开关120还实施选项(3)，将外部转速计信号
从MHM模块10a路由至MHM模块10c。MHM模块10c中的交叉点开关120实施选项(3)，将外
部转速计信号从MHM模块10b路由至MHM模块10c中合适的转速计处理电路(110a-111a-115a
或110b-111b-115b)。
如图1、5A和5B所示，将外部转速计脉冲波形通过外部转速计触发器电路37中电隔离
的差动驱动器传输至连接器22。电路37还包括可编程的终止器126，从而可适当地终止多种
布线配置。
已经处于举例说明和描述性的目的提供了前述的本发明优选实施方案的描述。它们并非
意图穷举或将本发明限制于所公开的确切形式。可在以上教导的启示下进行显而易见的修改
和变形。选择并描述了一些实施方案以提供对本发明原理及其实际应用的最佳描述，并从而
使本领域技术人员能够在多个实施方案中使用本发明，并且根据预期的特定用途进行多种修
改。当根据被公平、合法和公正地赋予权利的宽度来解释时，所有这些修改和变形都落在由
所附权利要求书确定的本发明的范围内。