半导体器件灰化制程的检测方法和电特性的检测方法 技术领域 本发明涉及半导体制造技术领域， 更具体的说， 涉及一种半导体器件的灰化制程 的检测方法及电特性检测方法。
背景技术 随着半导体技术的不断发展， 半导体器件的尺寸越来越趋于微型化， 当器件尺寸 发展到 90 纳米以下时， 灰化制程会对半导体器件的电特性 ( 如饱和电流、 关断电流等 ) 影 响也越来越重要， 所以， 在研究开发新的包含灰化的工艺制程时， 灰化的质量也成为生产厂 家必须考虑的问题。
现有技术中， 测试半导体器件 ( 如晶圆 ) 的电特性必须要等到所述半导体器件流 通到后段 (BEOL)， 即等到整个半导体器件基本制造完毕时， 才能测试其电特性 ； 如我们要 得到晶圆的新的灰化制程的电特性参数就必须要等到晶圆流通到到后段， 这一过程往往要 等一个月以上。这样长的时间对新制程的研发是极为不利的， 而且对于晶圆的电特性控制 也很是不利， 不能及时调整工艺以使晶圆的电特性达到预期值。
有鉴于此， 急需提出一种能解决半导体器件的灰化制程及半导体器件电特性测试 研发周期长， 且不能及时调整工艺以使其电特性值达到预期值的方法。
发明内容 为了解决现有技术中， 灰化制程的检测和电特性检测中， 周期较长， 不能及时调整 工艺的问题， 本发明提供了一种半导体器件的灰化制程及电特性检测方法。
根据本发明的一个方面， 提供一种半导体器件的灰化制程的检测方法， 包括 ：
提供至少两个半导体基底， 所述至少两个半导体基底表面均具有第一浓度的掺杂 离子 ；
对所述至少两个半导体基底分别进行不同程度的灰化， 在所述至少两个半导体基 底上分别形成不同厚度的氧化层 ；
测试灰化后的所述至少两个半导体基底的氧化层的厚度 ；
挑选出符合氧化层厚度要求的半导体器件， 其中符合氧化层厚度要求的半导体器 件对应的灰化制程为标准灰化制程。
优选的， 所述氧化层的厚度范围为大于等于 5 埃至小于等于 20 埃。
优选的， 所述测试灰化后的所述至少两个半导体基底的氧化层的厚度， 还包括 ： 对 所述至少两个半导体基底进行电特性测试， 绘制氧化膜厚度与电特性的关系图。
优选的， 所述半导体器件为晶圆。
优选的， 所述灰化制程是晶圆形成的前段工艺中的源漏极形成的灰化制程。
优选的， 所述掺杂离子为硼 (B)、 铟 (In)、 磷 (P) 或砷 (As) 离子。
优选的， 所述对所述至少两个半导体基底分别进行不同程度的灰化， 是为了去除 所述半导体基底上的光阻层。
根据本发明的一个方面， 提供一种检测半导体器件的电特性的方法， 包括 ： 提供半导体衬底， 部分所述半导体衬底被光阻层覆盖 ； 采用灰化工艺去除所述光阻层， 在所述半导体衬底的裸露部分形成有氧化层 ； 检测所述氧化层的厚度， 以判断所述半导体器件的电特性。 优选的， 所述氧化层的厚度范围为大于等于 5 埃至小于等于 20 埃。 优选的， 所述半导体器件为晶圆。 优选的， 采用灰化工艺去除所述光阻层是晶圆形成的前段工艺中的源漏极形成的制程。 本发明的半导体器件的灰化制程的检测方法及电特性检测方法， 可以大大缩短灰 化制程的研发周期， 以及电特性的测试周期 ； 所述灰化制程的检测方法可以在进行完灰化 工艺时， 立即检测灰化制程的合格与否， 有利于及时调整工艺 ； 所述电特性检测方法有利于 及时发现灰化不良品和对不良品进行返工， 使不良品不再进入后续工艺， 有利于节约成本。
附图说明
图 1 为不同灰化制程的晶圆产品的氧化层厚度对比图。 图 2 为晶圆产品的饱和电流随灰化制程得到氧化层厚度的变化图。 图 3 为半导体器件基底的截面示意图。 图 4 为经过灰化后的其中一个半导体基底 100 的截面示意图。 图 5 为另一个半导体基底 100 的截面示意图。 图 6 为一实施例一款半导体器件的衬底的截面结构示意图。具体实施方式
为了使本发明的内容更加清楚和易懂， 下面结合具体实施例和附图对本发明的内 容进行详细描述。
以下实施例中， 以晶圆为例， 对如何缩短半导体器件灰化制程的电特性研发周期 和电特性测试周期， 但是本发明的半导体器件并不限于晶圆产品， 只要是半导体器件包含 灰化制程， 则均可以利用本发明的方法属于本发明的保护范围。
本发明的发明人在研发晶圆产品的新灰化制程时， 发现不同的基台生产的晶圆产 品的电特性差异很大， 经研究发现是由于在灰化制程中， 不同的灰化制程会在晶圆上形成 不同厚度的氧化层， 由于掺杂杂质在不同厚度的氧化层中的固体溶解度不同， 所以， 所述氧 化层的厚度大小成为了影响晶圆产品的掺杂基底上掺杂杂质的表面浓度的关键因素， 而掺 杂杂质的表面浓度直接影响最终晶圆产品的电特性。
图 1 为不同灰化制程的晶圆产品的氧化层厚度对比图。参照图 1 所示， 其中横轴 表示测量次数， 即同一灰化制程的晶圆产品的测量次数 ； 纵轴表示氧化层厚度， 其中单位为 埃； 由图 1 可知， 同一灰化制程的晶圆产品的氧化层的厚度基本一致， 不同灰化制程 ( 方案 1 和方案 2) 的晶圆产品的氧化层的厚度也不同。
图 2 为晶圆产品的饱和电流随灰化制程得到氧化层厚度的变化图。 参照图 2 所示， 其中， 横轴代表晶圆产品的饱和电流 (Idsat)， 单位为毫安每微米 ； 纵轴代表灰化制程得到 的氧化层厚度 (d)， 单位为埃 ； 由图 2 可知， 随着灰化制程得到的氧化层厚度的不断增加， 晶圆产品的饱和电流不断减小。
实施例 1
本实施例的半导体器件的灰化制程的监测方法， 包括 ：
首先， 提供至少两个半导体基底， 所述至少两个半导体基底表面均具有第一浓度 的掺杂离子 ；
具体的， 参照图 3 所示， 半导体基底 100 可以是但不限于为硅基底， 在所述半导体 基底 100 表面具有第一浓度的掺杂离子 200， 所述掺杂离子 200 可以是硼 (B)、 铟 (In)、 磷 (P) 或砷 (As) 离子 ；
其次， 对所述至少两个半导体基底分别进行不同程度的灰化， 在所述至少两个半 导体基底上分别形成不同厚度的氧化层 ；
其中， 所述半导体器件可以是晶圆， 所述灰化制程可以是晶圆形成的前段 (FOEL) 工艺中的源漏极形成的灰化制程 ；
可选的， 所述对所述至少两个半导体基底分别进行不同程度的灰化， 是为了去除 所述半导体基底上的光阻层。
具体的， 参照图 4 和图 5 所示， 图 4 为经过灰化后的其中一个半导体基底 100 的截 面示意图。灰化工艺可以在半导体基底 100 表面形成第一厚度的氧化层 102a， 所述第一厚 度的氧化层 102a 具有第三浓度的掺杂离子 204a， 所述半导体基底 100 表面的掺杂离子 200 由第一浓度的掺杂离子 200 变为第二浓度的掺杂离子 204a， 其中， 所述第一浓度大于所述 第二浓度， 所述第二浓度大于所述第三浓度 ；
图 5 为另一个半导体基底 100 的截面示意图。灰化工艺可以在半导体基底 100 表面形成第一厚度的氧化层 102b， 所述第二厚度的氧化层 102b 具有第三浓度的掺杂离子 204b， 所述半导体基底 100 表面的掺杂离子 200 由第一浓度的掺杂离子 200 变为第二浓度 的掺杂离子 204b， 其中， 所述第一浓度大于所述第二浓度， 所述第二浓度大于所述第三浓 度；
再次， 测试灰化后的所述至少两个半导体基底的氧化层的厚度 ；
优选的， 还包括 ： 对所述至少两个半导体基底进行电特性测试， 绘制氧化层厚度与 电特性的关系图 ； 这样， 可以进一步验证所述氧化层厚度和半导体器件的电特性之间的关 系；
最后， 挑选出符合氧化层厚度要求的半导体器件， 其中符合氧化层厚度要求的半 导体器件对应的灰化制程为标准灰化制程。
优选的， 所述氧化层的厚度为大于等于 5 埃至小于等于 20 埃。因为在此范围内， 半导体器件的电特性和氧化层厚度的相关性最密切。
本实施例中， 通过不同灰化制程产生的氧化层厚度不同， 而且不同氧化层厚度对 应的半导体器件的电特性也不同， 对应符合电特性要求的氧化层厚度对应的半导体器件为 符合要求产品， 所述符合要求的半导体器件所利用的灰化制程为标准灰化制程。
用本实施例的确定符合条件的灰化制成的方法简单方便， 需要的时间非常短， 利 用现在的工艺条件一般只需要一天左右的时间， 这样， 有利于及时调整和改善灰化工艺， 有 利于在较短的时间内研发出符合要求的半导体器件。
实施例 2本实施例提供一种检测半导体器件电特性的方法， 包括 ：
首先， 提供半导体衬底， 部分所述半导体衬底被光阻层覆盖 ；
其中， 所述半导体衬底上还可以形成有栅极结构和浅沟道隔离区， 所述光阻层可 以是离子注入工艺中的掩模层 ；
可选的， 所述半导体器件为晶圆。
其次， 采用灰化工艺去除所述光阻层， 在所述半导体衬底的裸露部分形成有氧化 层；
可选的， 采用灰化工艺去除所述光阻层是晶圆形成的前段工艺中的源漏极形成的 制程 ；
其中， 所述半导体衬底的裸露部分为需要进行离子注入形成源漏极的部分 ；
所述氧化层的厚度为大于等于 5 埃至小于等于 20 埃 ；
最后， 检测所述氧化层的厚度， 以判断所述半导体器件的电特性。
其中， 由于所述氧化层的厚度与所述半导体期间的电特性有着直接的密切联系， 所以， 检测所述氧化层的厚度相当于检测所述半导体器件的电特性。而一般的检测所述半 导体器件的电特性需要等到整个半导体器件基本制作完成才能被检测， 所以， 本实施例的 在线检测半导体器件的电特性方法， 非常方便易行， 可以做完灰化工艺后立即进行检测， 大 量节省了时间 ； 可以及时发现灰化后的不良品， 使不良品的排出更加方便， 对不符合要求的 半导体器件及时返工， 而不用对不良品再进行后续的加工， 节省了后续的工艺步骤和后续 的工艺成本。 图 6 为一实施例一款半导体器件的衬底的截面结构示意图。参照图 6 所示， 对本 实施例的检测半导体器件的电特性的方法做详细说明， 衬底 300 上形成有栅极结构 304、 浅 沟道隔离区 306、 第一阱区 308a、 第二阱区 308b 以及离子注入区 302， 所述第一阱区 308a 和 所述第二阱区 308b 可以分别是正性掺杂区和负性掺杂区 ； 在灰化前， 只有所述离子注入区 302 没有被光阻层 ( 未图示 ) 覆盖 ； 在灰化所述光阻层时， 所述离子注入区 302 上会形成氧 化层， 所述氧化层的厚度和灰化工艺有关， 如和灰化的时间、 灰化离子的能量、 光阻层的厚 度等有关系。