半导体装置.pdf

一种半导体装置，包括：逻辑存储器芯片，其包括将输入信号和选通信号输出的发送块；以及与逻辑存储器芯片层叠的多个存储器芯片。所述多个存储器芯片中的至少一个包括多个接收块。所述多个接收块中的每个接收所述输入信号之中的输入信号和所述选通信号，且控制输入信号和选通信号中的任意一个的相位。

权利要求书
1.  一种半导体装置，包括：
逻辑存储器芯片，其包括将输入信号和选通信号输出的发送块；以及
与所述逻辑存储器芯片层叠的多个存储器芯片；
其中，所述多个存储器芯片中的至少一个包括多个接收块，以及
其中，所述多个接收块中的每个接收所述输入信号之中的输入信号和所述选通信号， 且控制所述输入信号和所述选通信号中的任意一个的相位。

2.  根据权利要求1所述的半导体装置，其中，所述多个接收块中的每个包括：
延迟单元，被配置成接收所述输入信号、根据设置的延迟量来控制所述输入信号的 相位、且将输出信号输出；以及
检测单元，被配置成通过所述选通信号来获得所述输出信号，且输出检测信号。

3.  根据权利要求2所述的半导体装置，其中，在相位控制模式的情况下，所述发送 块输出所述输入信号和所述选通信号至所述多个接收块中的至少一个，使得它们被同时 使能预定的次数。

4.  根据权利要求3所述的半导体装置，其中，所述多个接收块中的至少一个进一步 包括：
延迟控制单元，被配置成：响应于在所述相位控制模式中被使能的模式信号来产生 用于设置所述延迟量的延迟代码，且输出所述延迟代码至所述延迟单元。

5.  根据权利要求4所述的半导体装置，其中，所述延迟控制单元在所述检测信号在 所述相位控制模式中被禁止的情况下响应于所述选通信号来增加和输出所述延迟代码， 以及在所述检测信号在所述相位控制模式中被使能的情况下保持和输出所述延迟代码。

6.  根据权利要求4所述的半导体装置，
其中，所述延迟控制单元包括子延迟控制部分，所述子延迟控制部分分别输出与所 述延迟代码的每个比特相对应的比特信号；以及
其中，所述延迟单元包括子延迟部分，所述子延迟部分响应于相应的比特信号来控 制所述输入信号的相位。

7.  根据权利要求4所述的半导体装置，其中，所述多个接收块中的除了所述至少一 个接收块的剩余接收块响应于所述延迟代码来控制所述输入信号的相位。

8.  根据权利要求1所述的半导体装置，其中，所述多个接收块中的每个包括：
延迟单元，被配置成接收所述选通信号、根据设置的延迟量来控制所述选通信号的 相位、且输出选通输出信号；以及
检测单元，被配置成通过所述选通输出信号来获得所述输入信号，且输出检测信号。

9.  一种半导体装置，包括：
第一存储器芯片，其包括将输入信号和选通信号输出的发送块；以及
第二存储器芯片，其包括接收所述输入信号和所述选通信号的接收块；
其中，在相位控制模式的情况下，所述发送块输出所述输入信号和所述选通信号， 使得它们被同时使能预定的次数；以及
其中，在所述相位控制模式的情况下，所述接收块设置用于所述输入信号和所述选 通信号中的任意一个的延迟量。

10.  一种系统，包括：
处理器；
控制器，被配置成从所述处理器接收一个或更多个请求以及一个或更多个数据；以 及
存储器单元，被配置成从所述控制器接收所述一个或更多个请求以及所述一个或更 多个数据；
其中，所述存储器单元包括：
逻辑存储器芯片，其包括将输入信号和选通信号输出的发送块；以及
与所述逻辑存储器芯片层叠的多个存储器芯片；
其中，所述多个存储器芯片中的至少一个包括多个接收块，以及
其中，所述多个接收块中的每个接收输入信号，且控制所述输入信号和所述选通信 号中的任意一个的相位。

说明书半导体装置
相关申请的交叉引用
本申请要求2013年12月2日向韩国知识产权局提交的申请号为10-2013-0148513 的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各种实施例涉及一种半导体装置，且更具体而言，涉及一种控制所发送信号的相位 的半导体装置。
背景技术
为了提高半导体装置的集成度，已经开发了3D(三维)半导体装置，其中层叠并 封装多个存储器芯片。在3D半导体装置中，由于垂直地层叠两个或更多个存储器芯片， 因此可以在相同面积内获得最大的集成度。
可以采用各种方法来实现3D半导体装置。在方法之一中，将具有相同结构的多个 存储器芯片层叠，然后利用诸如金属线的导线来将其相互电耦合以作为一个半导体装置 来操作。
近来，本领域中已经公开了TSV(穿通硅通孔)型的半导体装置，其中，穿通硅通 孔被形成为穿过多个层叠的存储器芯片，使得所有的存储器芯片相互电耦合。在TSV型 的半导体装置中，由于穿通硅通孔垂直地穿过相应的存储器芯片以将其相互电耦合，因 此与相应存储器芯片通过使用导线的外围布线来相互电耦合的半导体装置相比，可以有 效减少封装体的面积。
各个存储器芯片可以接收数据信号、命令信号和各种控制信号。由于各种因素，要 传输的信号可能需要在相位上被控制。例如，由于从发送单元至接收单元的要经过长距 离传输的信号可能比通过短距离来传输的信号延迟得更多而被接收，因此可能要控制具 有长传输距离的信号的相位。作为另一个例子，由于信号可能因为工艺、电压或温度上 的变化而被延迟地接收，因此可能要控制信号的相位。
发明内容
在本发明的一个实施例中，一种半导体装置包括：逻辑存储器芯片，其包括将输入 信号和选通信号输出的发送块；以及与逻辑存储器芯片层叠的多个存储器芯片，其中所 述多个存储器芯片中的至少一个包括多个接收块，以及其中所述多个接收块中的每个接 收所述输入信号之中的输入信号和所述选通信号，且控制输入信号和选通信号中的任意 一个的相位。
在本发明的一个实施例中，一种半导体装置包括：第一存储器芯片，其包括将输入 信号和选通信号输出的发送块；以及第二存储器芯片，其包括接收输入信号和选通信号 的接收块，其中在相位控制模式的情况下，发送块输出输入信号和选通信号，使得它们 被同时使能预定的次数，以及其中在相位控制模式的情况下，接收块设置用于输入信号 和选通信号中的任意一个的延迟量。
在本发明的一个实施例中，一种系统包括：处理器；控制器，被配置成从处理器接 收一个或更多个请求以及一个或更多个数据；以及存储器单元，被配置成从控制器接收 所述一个或更多个请求以及所述一个或更多个数据，其中存储器单元包括：逻辑存储器 芯片，其包括将输入信号和选通信号输出的发送块；以及与逻辑存储器芯片层叠的多个 存储器芯片，其中所述多个存储器芯片中的至少一个包括多个接收块，以及其中所述多 个接收块中的每个接收输入信号，且控制输入信号和选通信号中的任意一个的相位。
根据本发明的实施例，半导体装置可以有效地控制信号的相位。
附图说明
结合附图描述特征、方面和实施例，在附图中：
图1示例性示出根据本发明实施例的半导体装置的图；
图2是解释在图1所示的半导体装置中信号在传输期间被延迟且造成相位差的情况 的图；
图3是示出图1所示的第一接收块的详细配置的框图；
图4是详细示出图1所示的第一接收块的电路图；
图5是示出图4所示的延迟单元中的第一延迟代码和延迟量之间的关系的图；
图6是解释图1所示的第一接收块的操作方法的时序图；
图7是解释图1所示的第二接收块的操作方法的时序图；
图8是详细示出图4所示的延迟单元的一个实施例的电路图；
图9是示出图8所示的延迟单元中的第一延迟代码和延迟量之间的关系的图；
图10是解释包括图8所示的延迟单元的第一接收块的操作方法的时序图；
图11是示例性示出根据本发明实施例的半导体装置的图；
图12是解释在图11所示的半导体装置中信号在传输期间被延迟且造成相位差的情 况的图；
图13是示例性示出图11所示的第三接收块的配置的框图；
图14是示例性示出根据本发明实施例的接收块的框图；
图15详细示出图14所示的接收块的配置的电路图；
图16是示例性示出根据本发明实施例的接收块的配置的框图；以及
图17示出采用根据本发明实施例的存储器控制器电路的系统的框图。
具体实施方式
下面将参照附图通过各种实施例来描述根据本发明的半导体装置。
图1是示例性示出根据本发明实施例的半导体装置10的图。
半导体装置10可以包括第一存储器芯片chip1和第二存储器芯片chip2。
第一存储器芯片chip1可以被配置成控制第二存储器芯片chip2。也就是说，第一 存储器芯片chip1可以是逻辑存储器芯片。第一存储器芯片chip1可以与外部控制器(未 示出)通信来控制第二存储器芯片chip2。第一存储器芯片chip1可以与第二存储器芯片 chip2层叠。
第一存储器芯片chip1可以包括发送块11。发送块11可以分别经由选通信号线15、 第一数据输入信号线16和第二数据输入信号线17来输出选通信号str、第一数据输入信 号d_in1和第二数据输入信号d_in2。选通信号str可以是用于在其上升沿获得第一数据 输入信号d_in1和第二数据输入信号d_in2的控制信号。
第二存储器芯片chip2可以在第一存储器芯片chip1的控制之下储存来自外部的写 入请求的数据。换句话说，第二存储器芯片chip2可以是核心存储器芯片。
第二存储器芯片chip2可以包括第一接收块100和第二接收块200。第一接收块100 可以被配置成接收选通信号str和第一数据输入信号d_in1，选通信号str和第一数据输 入信号d_in1的相位可能在传输期间改变且经由选通信号线15和第一数据输入信号线 16从发送块11输出。第一接收块100可以被配置成控制第一数据输入信号d_in1和选通 信号str中的任意一个的相位，以控制第一数据输入信号d_in1和选通信号str之间的相 位差。第二接收块200可以被配置成接收选通信号str和第二数据输入信号d_in2，选通 信号str和第二数据输入信号d_in2经由选通信号线15和第二数据输入信号线17从发送 块11输出。第二接收块200可以被配置成控制第二数据输入信号d_in2和选通信号str 中的任意一个的相位，以控制第二数据输入信号d_in2和选通信号str之间的相位差。
第一存储器芯片chip1和第二存储器芯片chip2例如可以通过TSV12、13和14而 电耦合，如图1所示。选通信号线15、第一数据输入信号线16和第二数据输入信号线 17经由TSV12、13和14而电耦合在第一存储器芯片chip1和第二存储器芯片chip2之 间以传输信号。
图2是解释在图1所示的半导体装置10中信号在传输期间被延迟且造成相位差的 情况的图。
例如，发送块11可以输出选通信号str、第一数据输入信号d_in1和第二数据输入 信号d_in2，使得它们被同时使能(图2的(a))。即，发送块11可以输出选通信号str、 第一数据输入信号d_in1和第二数据输入信号d_in2，使得它们具有相同的相位且不具有 相位差。
第一接收块100和第二接收块200可能接收具有改变的相位差的信号，所述改变的 相位差是由于线和单元的布局结构造成的。例如，如图2所示，在第一接收块100被设 置成与TSV13相邻而第二接收块200被设置成与TSV14相邻的情况下，第一数据输入 信号d_in1和第二数据输入信号d_in2传输的时间可以比选通信号str传输的时间相对更 短。另外，在第一接收块100被设置成比第二接收块200更靠近TSV12的情况下，选 通信号str从发送块11传输到第一接收块100的时间可以比选通信号str从发送块11传 输到第二接收块200的时间相对更短。结果，第一接收块100可以接收与第一数据输入 信号d_in1相比在相位上延迟了t1的选通信号str，第二接收块200可以接收与第二数 据输入信号d_in2相比在相位上延迟了t2(t2>t1)的选通信号str(图2的(b))。也就 是说，第一接收块100和第二接收块200可能接收到相位差改变的信号。
因而，可能需要控制信号之间的相位差，使得选通信号str可以精确地获得第一数 据输入信号d_in1和第二数据输入信号d_in2。例如，可以如图(图2的(c))所示那样 来适当地控制第一数据输入信号d_in1和第二数据输入信号d_in2的相位。
再次参见图1，根据本发明实施例的半导体装置10可以被控制成在相位控制模式和 正常模式中操作。相位控制模式可以是用于适当地控制相位在传输期间改变的信号之间 的相位差的模式。换句话说，相位控制模式可以是用于设置对应信号的延迟量以控制信 号的相位的模式。例如，相位控制模式可以被设置成在没有来自外部的数据储存请求的 空闲时间期间操作。作为另一个例子，相位控制模式可以被设置成在半导体装置开始操 作之后立即操作。
在相位控制模式的情况下，发送块11可以输出选通信号str、第一数据输入信号 d_in1和第二数据输入信号d_in2，使得它们以预定的次数被同时使能、即具有相同的相 位。
在相位控制模式的情况下，第一接收块100和第二接收块200可以设置用于第一数 据输入信号d_in1和第二数据输入信号d_in2的延迟量以控制相位差。具体来说，在相 位控制模式的情况下，第一接收块100和第二接收块200可以设置延迟量，使得选通信 号str的上升沿存在于相位受控的第一数据输入信号d_in1和第二数据输入信号d_in2的 使能时段中。
反之，在相位控制模式的情况下，第一接收块100和第二接收块200可以设置用于 选通信号str的延迟量以控制相位差。具体来说，在相位控制模式的情况下，第一接收 块100和第二接收块200可以设置延迟量，使得相位受控的选通信号str的上升沿存在 于第一数据输入信号d_in1和第二数据输入信号d_in2的使能时段中。
在下文，将详细描述第一接收块100和第二接收块200设置用于第一数据输入信号 d_in1和第二数据输入信号d_in2的延迟量以控制相位差的情况。
图3是示出图1所示的第一接收块100的详细配置的框图。
第一接收块100可以包括延迟单元110、检测单元120和延迟控制单元130。
延迟单元110可以被配置成接收第一数据输入信号d_in1、根据响应于第一延迟代 码code1[1:0]而设置的延迟量来控制第一数据输入信号d_in1的相位、以及输出第一数据 输出信号d_out1。
检测单元120可以被配置成通过选通信号str来获得第一数据输出信号d_out1，以 及输出第一检测信号det1。具体来说，在相位控制模式中，在相位差改变的情况下，检 测单元120可以输出被禁止的第一检测信号det1。在相位控制模式中，在相位控制完成 的情况下，检测单元120可以输出被使能的第一检测信号det1。在正常模式中，检测单 元120可以传输在选通信号str获得第一数据输出信号d_out1时产生的第一检测信号 det1，以允许将第一检测信号det1储存在存储器区域(未示出)中。
延迟控制单元130可以被配置成：响应于选通信号str和在相位控制模式中被使能 的模式信号mode，产生用于设置延迟量的第一延迟代码code1[1:0]且输出第一延迟代码 code1[1:0]至延迟单元110。在第一检测信号det1在相位控制模式中被禁止的情况下，延 迟控制单元130可以通过响应于选通信号str来增加第一延迟代码code1[1:0]而输出第一 延迟代码code1[1:0]。在第一检测信号det1在相位控制模式中被使能的情况下，延迟控 制单元130可以保持和输出对应时间的第一延迟代码code1[1:0]。此外，在正常模式中， 延迟控制单元130可以持续地保持所产生的第一延迟代码code1[1:0]且将其输出至延迟 单元110。
图4是详细示出图1所示的第一接收块100的电路图。
延迟单元110可以包括第一子延迟部分111a和第二子延迟部分111b，第一子延迟 部分111a和第二子延迟部分111b响应于与第一延迟代码code1[1:0]的相应的比特相对应 的低比特信号code1[0]和高比特信号code1[1]来控制第一数据输入信号d_in1的相位。
第一子延迟部分111a可以包括第一缓冲器部112a和第一多路复用器113a。第一缓 冲器部112a可以被配置成延迟和输出第一数据输入信号d_in1。第一多路复用器113a 可以被配置成在低比特信号code1[0]为逻辑低时输出第一数据输入信号d_in1而在低比 特信号code1[0]为逻辑高时输出第一缓冲器部112a的输出信号。
第二子延迟部分111b可以包括第二缓冲器部112b和输出第一数据输出信号d_out1 的第二多路复用器113b。第二缓冲器部112b可以被配置成延迟和输出第一子延迟部分 111a的输出信号。第二多路复用器113b可以被配置成在高比特信号code1[1]为逻辑低时 输出第一子延迟部分111a的输出信号，而在高比特信号code1[1]为逻辑高时输出第二缓 冲器部112b的输出信号。
检测单元120可以被配置成：在第一数据输入信号d_in1被使能至逻辑高的时段中 选通信号str的上升沿被输入的情况下，输出被使能至逻辑高的第一检测信号det1。此 外，检测单元120可以被配置成：在第一数据输入信号d_in1被禁止至逻辑低的时段中 选通信号str的上升沿被输入的情况下，输出被禁止至逻辑低的第一检测信号det1。检 测单元120例如可以包括触发器。
延迟控制单元130可以包括模式设置部分132、选通信号延迟部分135、由FF表示 的第一延迟代码发生部分131a、以及由FF表示的第二延迟代码发生部分131b。
模式设置部分132可以包括第三多路复用器133。第三多路复用器133可以在模式 信号mode被使能至逻辑高的情况下输出第一检测信号det1。第三多路复用器133可以 在模式信号mode被禁止至逻辑低的情况下输出逻辑高信号，例如外部电压电平Vdd的 信号。
选通信号延迟部分135可以被配置成延迟选通信号str和输出选通延迟信号str_d。
第一延迟代码发生部分131a可以被配置成：当开始在相位控制模式中操作时，输 出逻辑低的低比特信号code1[0]作为预设值。在模式设置部分132的输出信号被禁止的 情况下，第一延迟代码发生部分131a可以响应于选通延迟信号str_d来输出逻辑高的信 号(例如，外部电压电平的信号)作为低比特信号code1[0]。在模式设置部分132的输 出信号被使能的情况下，第一延迟代码发生部分131a可以保持和输出正在输出的低比特 信号code1[0]。
第二延迟代码发生部分131b可以被配置成：当开始在相位控制模式中操作时，输 出逻辑低的高比特信号code1[1]作为预设值。在模式设置部分132的输出信号被禁止的 情况下，第二延迟代码发生部分131b可以响应于选通延迟信号str_d来输出低比特信号 code1[0]＝1作为高比特信号code1[1]＝1。在模式设置部分132的输出信号被使能的情况 下，第二延迟代码发生部分131b可以保持和输出正在输出的高比特信号code1[1]。
图5是示出图4所示的延迟单元110中的第一延迟代码code1[1:0]和延迟量之间的 关系的图。
用于第一数据输入信号d_in1的延迟量可以随着第一延迟代码code1[1:0]增加而增 加。
参见图4和图5，在第一延迟代码code1[1:0]是00的情况下，第一子延迟部分111a 和第二子延迟部分111b可以照原样将输入到其的信号输出。也就是说，第一数据输入信 号d_in1可以根据最小延迟量来被控制其相位，且可以被输出作为第一数据输出信号 d_out1。
在第一延迟代码code1[1:0]是01的情况下，第一子延迟部分111a可以延迟和输出 第一数据输入信号d_in1，第二子延迟部分111b可以照原样输出第一子延迟部分111a的 输出信号。换句话说，与第一延迟代码code1[1:0]是00时的延迟量相比，第一数据输入 信号d_in1可以根据增加的延迟量来被控制其相位，且然后可以被输出作为第一数据输 出信号d_out1。
在第一延迟代码code1[1:0]是11的情况下，第一子延迟部分111a可以延迟和输出 第一数据输入信号d_in1，第二子延迟部分111b可以延迟和输出第一子延迟部分111a的 输出信号。换句话说，第一数据输入信号d_in1可以根据最大延迟量来被控制其相位， 且可以被输出作为第一数据输出信号d_out1。
尽管上文示出和描述了第一接收块100和第二接收块200中的每个包括用于产生2 比特的延迟代码的两个延迟代码发生部分以及两个子延迟部分，但是应注意本发明不限 于此。第一接收块100和第二接收块200中的每个可以包括用于产生多个比特的延迟代 码的多个延迟代码发生部分以及多个子延迟部分。在这种情况下，所述多个延迟代码发 生部分和所述多个子延迟部分的配置和操作方法可以类似于第一延迟代码发生部分 131a、第二延迟代码发生部分131b、第一子延迟部分111a和第二子延迟部分111b。
图6是解释图1所示的第一接收块100的操作方法的时序图。
在下文，将参考图4和图6来详细描述第一接收块100的操作方法。
首先，在下文将描述第一接收块100在相位控制模式中的操作方法。在描述之前， 假设接收块11输出选通信号str和第一数据输入信号d_in1，使得它们被同时使能预定 的次数。
第一接收块100可以接收使能的第一数据输入信号d_in1且可以在t1之后接收使能 的选通信号str。延迟单元110可以响应于第一延迟代码code1[1:0]＝00而输出第一数据 输入信号d_in1作为第一数据输出信号d_out1，所述第一数据输出信号d_out1由附图标 记601来表示，且是根据最小延迟量而被控制其相位。由于选通信号str的上升沿存在 于第一数据输出信号d_out1被使能至逻辑低的时段内，所以检测单元120可以输出被使 能至逻辑低的第一检测信号det1。由于模式信号mode是逻辑高，因此模式设置部分132 可以照原样输出禁止的第一检测信号det1。第一延迟代码发生部分131a可以响应于被禁 止的第一检测信号det1和使能的选通延迟信号str_d来输出逻辑高的低比特信号 code1[0]＝1。第二延迟代码发生部分131b可以响应于被禁止的第一检测信号det1和使能 的选通延迟信号str_d来输出逻辑低的高比特信号code1[1]＝0。
然后，第一接收块100可以接收使能的第一数据输入信号d_in1且可以在t1之后接 收使能的选通信号str。延迟单元110可以响应于第一延迟代码code1[1:0]＝01而输出第 一数据输入信号d_in1作为第一数据输出信号d_out1，所述第一数据输出信号d_out1 由附图标记602来表示，且其相位受到控制。由于选通信号str的上升沿存在于第一数 据输出信号d_out1被使能至逻辑高的时段内，所以检测单元120可以输出被使能至逻辑 高的第一检测信号det1。由于模式信号mode是逻辑高，因此模式设置部分132可以照 原样输出使能的第一检测信号det1。第一延迟代码发生部分131a可以响应于使能的第一 检测信号det1来保持和输出逻辑高的低比特信号code1[0]＝1。第二延迟代码发生部分 131b可以响应于使能的第一检测信号det1来保持和输出逻辑低的高比特信号 code1[1]＝0。
可以进行设置使得当第一检测信号det1被使能时结束相位控制模式。模式信号 mode可以在相位控制模式结束时被禁止。
下文将描述第一接收块100在相位控制模式结束后的正常模式中的操作方法。
延迟控制单元130可以响应于被禁止的模式信号mode来持续地保持和输出产生的 第一延迟代码code1[1:0]＝01。延迟单元110可以根据响应于第一延迟代码code[1:0]＝01 而设置的延迟量来输出第一数据输入信号d_in1作为第一数据输出信号d_out1。检测单 元120可以通过选通信号str来获得第一数据输出信号d_out1，以及输出第一检测信号 det1。可以传输检测信号det1以允许将数据储存在存储器区域中。
以上结合图3至图6描述的第一接收块100的配置和操作方法可以类似于第二接收 块200的配置和操作方法。然而，如以上参考图2和随后要描述的那样，用于第二数据 输入信号d_in2的延迟量可以被设置成大于用于第一数据输入信号d_in1的延迟量。
图7是解释图1所示的第二接收块200的操作方法的时序图。
参见图7，在相位控制模式中，第二接收块200可以接收使能的第二数据输入信号 d_in2且可以在t2之后接收使能的选通信号str。延迟控制单元可以响应于选通延迟信号 str_d而按照00、01和11的顺序来产生和输出第二延迟代码code2[1:0]。延迟单元可以 输出第二数据输出信号d_out2，所述第二数据输出信号d_out2是通过响应于第二延迟 代码code2[1:0]而控制第二数据输入信号d_in2的相位而产生的。在这种情况下，在第二 延迟代码code2[1:0]为11时输出的、由附图标记700表示的第二数据输入信号d_in2被 使能为逻辑高的时段中，可以存在选通信号str的上升沿。这时，检测单元可以输出被 使能至逻辑高的第二检测信号det2。然后，相位控制模式可以结束。
由于第二接收块200的后续的或其他的操作方法可以类似于第一接收块100的操作 方法，所以在此省略对其的详细描述。
图8是详细示出图4所示的延迟单元110的一个实施例的电路图。在图8所示的延 迟单元110中，第一多路复用器113a可以在低比特信号code1[0]为逻辑低时输出第一缓 冲器部112a的输出，以及可以在低比特信号code1[0]为逻辑高时输出第一数据输入信号 d_in1。另外，第二多路复用器113b可以在高比特信号code1[1]为逻辑低时输出第二缓 冲器部112b的输出作为第一数据输出信号d_out1，以及可以在高比特信号code1[1]为逻 辑高时输出第一子延迟部分111a的输出作为第一数据输出信号d_out1。
图9是示出图8所示的延迟单元110中的第一延迟代码code1[1:0]和延迟量之间的 关系的图。
用于第一数据输入信号d_in1的延迟量可以随着第一延迟代码code1[1:0]增加而减 少。
参见图8和图9，在第一延迟代码code1[1:0]是00的情况下，第一子延迟部分111a 可以延迟和输出第一数据输入信号d_in1，第二子延迟部分111b可以延迟和输出第一子 延迟部分111a的输出信号。换句话说，第一数据输入信号d_in1可以根据最大延迟量来 被控制其相位，且可以被输出作为第一数据输出信号d_out1。
在第一延迟代码code1[1:0]是01的情况下，第一子延迟部分111a可以照原样输出 第一数据输入信号d_in1，第二子延迟部分111b可以延迟和输出第一子延迟部分111a的 输出信号。换句话说，第一数据输入信号d_in1可以根据相比于第一延迟代码code1[1:0] 是00时的延迟量减少的延迟量来控制其相位，且可以被输出作为第一数据输出信号 d_out1。
在第一延迟代码code1[1:0]是11的情况下，第一子延迟部分111a和第二子延迟部 分111b可以照原样将输入至其的信号输出。也就是说，第一数据输入信号d_in1可以根 据最小延迟量来控制其相位，且可以被输出作为第一数据输出信号d_out1。
图10是解释包括图8所示的延迟单元110的第一接收块100的操作方法的时序图。 假设除了第一接收块100包括图8的延迟单元110以外，第一接收块100的其他配置与 图4所示的相似。
参见图10，在相位控制模式中，延迟单元110可以输出第一数据输出信号d_out1， 所述第一数据输出信号d_out1随着第一数据输入信号d_in1的相位响应于第一延迟代码 code1[1:0]而被控制来产生。在第一延迟代码code1[1:0]为01时输出的、由附图标记1100 表示的第一数据输出信号d_out1被使能为逻辑高的时段中，选通信号str的上升沿可以 存在。这时，检测单元120可以输出被使能至逻辑高的第一检测信号det1。然后，相位 控制模式可以结束。图10还示出了选通延迟信号str_d。
图11示例性示出根据本发明实施例的半导体装置1000的图。
图11的半导体装置1000可以包括第一存储器芯片chip1和第二存储器芯片chip2。
第一存储器芯片chip1可以包括发送块11。发送块11可以分别经由选通信号线15、 第一数据输入信号线16、第二数据输入信号线17和第三数据输入信号线19来输出选通 信号str、第一数据输入信号d_in1、第二数据输入信号d_in2和第三数据输入信号d_in3。
第二存储器芯片chip2可以包括第一接收块100、第二接收块200和第三接收块300。 第三接收块300可以被配置成接收选通信号str和第三数据输入信号d_in3，选通信号str 和第三数据输入信号d_in3可以经由选通信号线15和第三数据输入信号线19从发送块 11输出。第三接收块300可以被配置成控制第三数据输入信号d_in3和选通信号str中 的任意一个的相位，以控制第三数据输入信号d_in3和选通信号str之间的相位差。除了 之前图1所示的TSV12、13和14之外，图11还示出了TSV18。
图12是解释在图11所示的半导体装置1000中信号在传输期间被延迟且造成相位 差的情况的图。
例如，发送块11可以输出选通信号str、第一数据输入信号d_in1、第二数据输入 信号d_in2和第三数据输入信号d_in3，使得它们被同时使能(图12的(a))。即，发送 块11可以输出选通信号str、第一数据输入信号d_in1、第二数据输入信号d_in2和第三 数据输入信号d_in3，使得它们具有相同的相位且不具有相位差。
与第一接收块100和第二接收块200类似，第三接收块300可以接收具有改变的相 位差的信号。然而，第三接收块300可以具有与第一接收块100类似的信号延迟特征。 第三接收块300可以接收相位差被改变的信号，类似于第一接收块100的情况(图12 的(b))。
在这种情况下，第三接收块300可以以类似于第一接收块100的方式来控制相位(图 12的(c))。
图13是示例性示出图11所示的第三接收块300的配置的框图。参见图13，示出了 第三接收块300，第三接收块300被配置成响应于由第一接收块100产生的第一延迟代 码code1[1:0]来控制接收到的第三数据输入信号d_in3的相位。在描述之前，假设图11 的第一接收块100和第二接收块200以与图3和图4的第一接收块100相同的方式来配 置。
如前所述，第三接收块300可以以类似于第一接收块100的方式来控制相位。也就 是说，第三接收块300可以将第三数据输入信号d_in3延迟第一接收块100将第一数据 输入信号d_in1延迟的量。在这种情况下，第三接收块300不需要单独地执行相位控制 模式。在相位控制模式中，第三接收块300可以照原样应用第一接收块100中设置的延 迟量。为此，第三接收块300可以利用由第一接收块100产生的第一延迟代码code1[1:0] 来传输。
详细来说，与图11的第一接收块100不同，第三接收块300可以不包括产生第一 延迟代码code1[1:0]的延迟控制单元。相反，在正常模式中，延迟单元310可以利用第 一接收块100产生的第一延迟代码code1[1:0]来传输。延迟单元310可以根据响应于第 一延迟代码code1[1:0]而设置的延迟量来控制接收到的第三数据输入信号d_in3的相位， 并输出第三数据输出信号d_out3。检测单元320可以通过选通信号str来获得第三数据 输出信号d_out3，并输出第三检测信号det3。检测单元320可以传送第三检测信号det3， 以允许第三检测信号det3被储存在存储器区域(未示出)中。
延迟单元310和检测单元330的配置和操作方法可以类似于图4的延迟单元110和 检测单元120的配置和操作方法。因而，本文将省略对其的详细描述。
虽然已经描述和示出根据本发明实施例的半导体装置包括一个核心存储器芯片 (即，图1的第二存储器芯片chip2)，但是本发明不限于此。半导体装置可以包括多个 核心存储器芯片。所述多个核心存储器芯片中的每个可以从发送块接收选通信号和多个 数据输入信号。在这种情况下，所述多个核心存储器芯片中的每个可以包括类似于第一 接收块100和第三接收块300而配置的多个接收块。
图14是示例性示出根据本发明实施例的接收块1200的框图。
在参考图1至图13描述的本发明的实施例中，接收数据输入信号和选通信号的接 收块控制数据输入信号的相位，以控制改变的信号之间的相位差。然而，例如在由于布 局结构等原因引起的数据输入信号比选通信号延迟得更多而被接收的情况下，可以控制 选通信号的相位。
参见图14，接收块1200可以包括延迟单元1210、检测单元1220和延迟控制单元 1230，类似于图3的接收块100。延迟单元1210可以被配置成接收选通信号str、根据 设置的延迟量来控制选通信号str的相位、以及输出选通输出信号str_out。检测单元1220 可以被配置成通过选通输出信号str_out来获得第四数据输入信号d_in4，且输出第四检 测信号det4。延迟控制单元1230可以被配置成响应于选通输出信号str_out和在相位控 制模式中被使能的模式信号mode来产生用于设置延迟量的第四延迟代码code4[1:0]、 例如2比特，且输出第四延迟代码code4[1:0]至延迟单元1210。
图15是详细示出图14所示的接收块1200的配置的电路图。
在第四检测信号det4在相位控制模式中被禁止的情况下，延迟控制单元1230可以 响应于选通输出信号str_out来增加和输出第四延迟代码code4[1:0]。在第四检测信号 det4在相位控制模式中被使能的情况下，延迟控制单元1230可以保持和输出对应时间的 第四延迟代码code4[1:0]。延迟控制单元1230可以包括被配置成分别输出与第四延迟代 码code4[1:0]的相应的比特相对应的比特信号的子延迟控制部分1231a和1231b，且延迟 单元1210可以包括被配置成响应于相应的比特信号来控制选通信号str的相位的子延迟 部分1211a和1211b。
图15所示的接收块1200的操作方法可以类似于图4所示的接收块100的操作方法。 因而，本文省略了对其的详细描述。图15还示出了与图4和以上讨论的其他之前的图中 的选通延迟信号str_d类似的选通输出延迟信号str_out_d。
在半导体装置包括多个接收块的情况下，某个接收块可以通过接收由图14的接收 块1200产生的第四延迟代码code4[1:0]来控制选通信号str的相位。图16是示例性示出 根据本发明实施例的接收块1400的配置的框图。图16所示的接收块1400的配置和操作 方法可以类似于图13所示的第三接收块300的配置和操作方法。因而，本文将省略对其 的详细描述。
参见图17，系统2000可以包括一个或更多个处理器2100。处理器2100可以单独 使用或与其他处理器结合使用。芯片组2150可以可操作地耦合到处理器2100。芯片组 2150是处理器2100与系统2000的其他部件之间的信号的通信路径，系统2000可以包 括存储器控制器2200、输入/输出(“I/O”)总线2250和盘驱动器控制器2300。根据系 统2000的配置，可以通过芯片组2150来传输多个不同信号中的任意一个。
存储器控制器2200可以可操作地耦合到芯片组2150。存储器控制器可以经由芯片 组2150接收从处理器2100提供的一个或多个请求。存储器控制器2200可以可操作地耦 合到一个或多个存储器件2350。存储器件2350可以对应于上述的半导体装置10。
芯片组2150还可以耦合到I/O总线2250。I/O总线2250可以用作从芯片组2150 到I/O设备2410、2420和2430的信号的通信路径。I/O设备2410、2420和2430可以包 括鼠标2410、视频显示器2420或键盘2430。I/O总线2250可以采用若干通信协议中的 任意一种来与I/O设备2410、2420和2430通信。
盘驱动器控制器2300也可以可操作地耦合到芯片组2150。盘驱动器控制器2300可 以用作芯片组2150和一个或多个内部盘驱动器2450之间的通信路径。内部盘驱动器 2450和盘驱动器控制器2300可以实质上利用任意类型的通信协议来与芯片组2150通 信，所述通信协议包括以上针对I/O总线2250提及的所有协议。
尽管上文已经描述了具体实施例，但是本领域技术人员将理解上述实施例仅为示 例。因而，本文所述的半导体装置不应基于所描述的实施例来限定。确切地说，本文描 述的半导体装置应该仅基于所附权利要求并结合上述说明书和附图来进行限定。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体装置，包括：
逻辑存储器芯片，其包括将输入信号和选通信号输出的发送块；以及
与所述逻辑存储器芯片层叠的多个存储器芯片；
其中，所述多个存储器芯片中的至少一个包括多个接收块，以及
其中，所述多个接收块中的每个接收所述输入信号之中的输入信号和所述选通信号， 且控制所述输入信号和所述选通信号中的任意一个的相位。
技术方案2.根据技术方案1所述的半导体装置，其中，所述多个接收块中的每个包 括：
延迟单元，被配置成接收所述输入信号、根据设置的延迟量来控制所述输入信号的 相位、且将输出信号输出；以及
检测单元，被配置成通过所述选通信号来获得所述输出信号，且输出检测信号。
技术方案3.根据技术方案2所述的半导体装置，其中，在相位控制模式的情况下， 所述发送块输出所述输入信号和所述选通信号至所述多个接收块中的至少一个，使得它 们被同时使能预定的次数。
技术方案4.根据技术方案3所述的半导体装置，其中，所述多个接收块中的至少一 个进一步包括：
延迟控制单元，被配置成：响应于在所述相位控制模式中被使能的模式信号来产生 用于设置所述延迟量的延迟代码，且输出所述延迟代码至所述延迟单元。
技术方案5.根据技术方案4所述的半导体装置，其中，所述延迟控制单元在所述检 测信号在所述相位控制模式中被禁止的情况下响应于所述选通信号来增加和输出所述延 迟代码，以及在所述检测信号在所述相位控制模式中被使能的情况下保持和输出所述延 迟代码。
技术方案6.根据技术方案4所述的半导体装置，
其中，所述延迟控制单元包括子延迟控制部分，所述子延迟控制部分分别输出与所 述延迟代码的每个比特相对应的比特信号；以及
其中，所述延迟单元包括子延迟部分，所述子延迟部分响应于相应的比特信号来控 制所述输入信号的相位。
技术方案7.根据技术方案4所述的半导体装置，其中，所述多个接收块中的除了所 述至少一个接收块的剩余接收块响应于所述延迟代码来控制所述输入信号的相位。
技术方案8.根据技术方案1所述的半导体装置，其中，所述多个接收块中的每个包 括：
延迟单元，被配置成接收所述选通信号、根据设置的延迟量来控制所述选通信号的 相位、且输出选通输出信号；以及
检测单元，被配置成通过所述选通输出信号来获得所述输入信号，且输出检测信号。
技术方案9.根据技术方案8所述的半导体装置，其中，在相位控制模式的情况下， 所述发送块输出所述输入信号和所述选通信号至所述多个接收块中的至少一个，使得它 们被同时使能预定的次数。
技术方案10.根据技术方案9所述的半导体装置，其中，所述多个接收块中的至少 一个还包括：
延迟控制单元，被配置成：响应于所述选通输出信号和在所述相位控制模式中被使 能的模式信号来设置所述延迟量，以及输出所述延迟代码至所述延迟单元。
技术方案11.根据技术方案10所述的半导体装置，其中，所述延迟控制单元在所述 检测信号在所述相位控制模式中被禁止的情况下响应于所述选通输出信号来增加和输出 所述延迟代码，以及在所述检测信号在所述相位控制模式中被使能的情况下保持和输出 所述延迟代码。
技术方案12.根据技术方案10所述的半导体装置，
其中，所述延迟控制单元包括子延迟控制部分，所述子延迟控制部分分别输出与所 述延迟代码的每个比特相对应的比特信号；以及
其中，所述延迟单元包括子延迟部分，所述子延迟部分响应于相应的比特信号来控 制所述选通信号的相位。
技术方案13.根据技术方案10所述的半导体装置，其中，所述多个接收块中的除了 所述至少一个接收块的剩余接收块响应于所述延迟代码来控制所述选通信号的相位。
技术方案14.一种半导体装置，包括：
第一存储器芯片，其包括将输入信号和选通信号输出的发送块；以及
第二存储器芯片，其包括接收所述输入信号和所述选通信号的接收块；
其中，在相位控制模式的情况下，所述发送块输出所述输入信号和所述选通信号， 使得它们被同时使能预定的次数；以及
其中，在所述相位控制模式的情况下，所述接收块设置用于所述输入信号和所述选 通信号中的任意一个的延迟量。
技术方案15.根据技术方案14所述的半导体装置，其中，所述接收块包括：
延迟单元，被配置成接收所述输入信号、根据设置的延迟量来控制所述输入信号的 相位、且将输出信号输出；
检测单元，被配置成通过所述选通信号来获得所述输出信号，且输出检测信号；以 及
延迟控制单元，被配置成：响应于所述选通信号和在所述相位控制模式中被使能的 模式信号来产生用于设置所述延迟量的延迟代码，以及输出所述延迟代码至所述延迟单 元。
技术方案16.根据技术方案15所述的半导体装置，其中，所述延迟控制单元在所述 检测信号在所述相位控制模式中被禁止的情况下响应于所述选通信号来增加和输出所述 延迟代码，以及在所述检测信号在所述相位控制模式中被使能的情况下保持和输出所述 延迟代码。
技术方案17.根据技术方案15所述的半导体装置，
其中，所述延迟控制单元包括子延迟控制部分，所述子延迟控制部分分别输出与所 述延迟代码的相应的比特相对应的比特信号；以及
其中，所述延迟单元包括子延迟部分，所述子延迟部分响应于所述相应的比特信号 来控制所述输入信号的相位。
技术方案18.根据技术方案14所述的半导体装置，其中，所述接收块包括：
延迟单元，被配置成接收所述选通信号、根据设置的延迟量来控制所述选通信号的 相位、且输出选通输出信号；以及
检测单元，被配置成通过所述选通输出信号来获得所述输入信号，且输出检测信号； 以及
延迟控制单元，被配置成：响应于所述选通输出信号和在所述相位控制模式中被使 能的模式信号来产生用于设置所述延迟量的延迟代码，以及输出所述延迟代码至所述延 迟单元。
技术方案19.根据技术方案18所述的半导体装置，其中，所述延迟控制单元在所述 检测信号在所述相位控制模式中被禁止的情况下响应于所述选通输出信号来增加和输出 所述延迟代码，以及在所述检测信号在所述相位控制模式中被使能的情况下保持和输出 所述延迟代码。
技术方案20.根据技术方案18所述的半导体装置，
其中，所述延迟控制单元包括子延迟控制部分，所述子延迟控制部分分别输出与所 述延迟代码的每个比特相对应的比特信号；以及
其中，所述延迟单元包括子延迟部分，所述子延迟部分响应于相应的比特信号来控 制所述选通信号的相位。
技术方案21.一种系统，包括：
处理器；
控制器，被配置成从所述处理器接收一个或更多个请求以及一个或更多个数据；以 及
存储器单元，被配置成从所述控制器接收所述一个或更多个请求以及所述一个或更 多个数据；
其中，所述存储器单元包括：
逻辑存储器芯片，其包括将输入信号和选通信号输出的发送块；以及
与所述逻辑存储器芯片层叠的多个存储器芯片；
其中，所述多个存储器芯片中的至少一个包括多个接收块，以及
其中，所述多个接收块中的每个接收输入信号，且控制所述输入信号和所述选通信 号中的任意一个的相位。