门级仿真中验证时序问题的方法.pdf

一种在集成电路设计的门级仿真（GLS）中验证时序问题的方法，所述集成电路设计包括多个单元，所述方法包括运行所述设计的行为模型的仿真例程，以及获取第一仿真结果。如果在单元处存在可能的时序冲突，与强制不确定值对应，则将单元的仿真输出强制为第一值，并获取第二仿真结果。如果该结果为负性的，则产生该单元处的明显的时序冲突的报告。如果该第二仿真结果为正性的，则将单元的输出强制为第二值，并获取第三仿真结果。如果该结果为负性的，则产生在该单元处明显的时序冲突的报告，但是，如果其为正性的，则产生没有明显的时序冲突的报告。

权利要求书
1.  一种用于在集成电路设计的门级仿真中验证时序问题的系 统，所述集成电路设计具有多个单元，所述系统包括：
存储器，用于存储所述集成电路设计和指令；以及
处理器，耦接到所述存储器，其中所述指令在所述处理器上执行 以运行所述集成电路设计的行为模型的仿真例程，并获取第一仿真结 果，其中所述处理器包括，
用于如果所述第一仿真结果在单元处产生可能的时序冲 突，与强制的不确定值对应，则强制所述单元的仿真输出为第一 值，重新运行所述仿真例程，并获取第二仿真结果的装置，
用于如果所述第二仿真结果在所述单元处产生明显的时序 冲突，则产生所述单元处的所述明显的时序冲突的报告的装置；
用于如果所述第二仿真结果并不在所述单元处产生明显的 时序冲突，则产生所述单元的仿真输出的状态和所述第一值的报 告，强制所述单元的仿真输出为第二值，重新运行所述仿真例程， 并获取第三仿真结果的装置；
用于如果所述第三仿真结果在所述单元处产生明显的时序 冲突，则产生所述单元处的所述明显的时序冲突的报告的装置； 以及
用于如果所述第三仿真结果在所述单元处并不产生明显的 时序冲突，则完成所述仿真的装置。

2.  如权利要求1所述的方法，其中所述第一值是随机值。

3.  一种用于在集成电路设计的门级仿真中验证时序问题的方 法，所述集成电路设计具有多个单元，所述方法包括：
运行所述设计的行为模型的仿真例程，并获取第一仿真结果；
如果所述第一仿真结果在单元处产生可能的时序冲突，与强制的 不确定值对应，则强制所述单元的仿真输出为第一值，重新运行所述 仿真例程，并获取第二仿真结果；
如果所述第二仿真结果在所述单元处产生明显的时序冲突，则产 生所述单元处的所述明显的时序冲突的报告；
如果所述第二仿真结果并不在所述单元处产生明显的时序冲突， 则产生所述单元的仿真输出的状态和所述第一值的报告，强制所述单 元的仿真输出为第二值，重新运行所述仿真例程，并获取第三仿真结 果；
如果所述第三仿真结果在所述单元处产生明显的时序冲突，则产 生所述单元处的所述明显的时序冲突的报告；以及
如果所述第三仿真结果在所述单元处并不产生明显的时序冲突， 则完成所述仿真。

4.  如权利要求3所述的方法，其中利用从库中选择的标准单元 编译所述集成电路设计的门级设计，其行为模型中的至少一些包括用 于将单元仿真输出强制为所述第一值或第二值的配置。

5.  如权利要求4所述的方法，其中所述用于强制所述单元仿真 输出的配置用所述单元仿真输出的所述第一值或所述第二值替换以 另外的方式将获得的单元输出的值。

6.  如权利要求3所述的方法，其中所述第一值是随机值。

7.  如权利要求3所述的方法，其中:
如果所述第一仿真结果在多个单元处产生可能的时序冲突，则强 制所述多个单元的仿真输出为相应的第一值，然后重新运行所述仿真 例程，并获取第二仿真结果；
如果所述第二仿真结果在所述多个单元中的一个或多个单元处 产生明显的时序冲突，则产生在所述多个单元处，存在或不存在明显 的时序冲突、所述第一值以及仿真输出的状态的报告；
至少对于其结果是没有明显的时序冲突的单元或多个单元，强制 所述单元或多个单元的仿真输出为与相应的第一值不同的第二值，重 新运行所述仿真例程，并获取第三仿真结果；以及
如果对于所述第二值也不呈现明显的时序冲突，则利用所述仿真 例程的重复再次重新运行所述仿真，并进行报告直至识别出所述第一 仿真结果的时序冲突的源。

8.  如权利要求3所述的方法，其中完成所述仿真包括：检查仿 真处理是否完成，以及如果未完成，则运行另外的仿真例程。

9.  如权利要求3所述的方法，其中所述单元中的至少一些时序 地连接。

10.  如权利要求3所述的方法，其中对于所执行的每一个仿真例 程，产生所述仿真结果、所述单元的仿真输出值、以及所述单元的仿 真输出值是否被强制的报告。

11.  如权利要求10所述的方法，其中，重新运行仿真例程在限 定所述单元的用于重新运行仿真例程的仿真输出的值中，利用先前的 报告。

12.  一种非瞬时性计算机可读存储介质，其存储指令，所述指令 在由计算机执行时，使所述计算机执行在集成电路设计的门级仿真中 验证时序问题的方法，所述集成电路设计具有多个单元，所述方法包 括：
运行所述设计的行为模型的仿真例程，并获取第一仿真结果；
如果所述第一仿真结果在单元处产生可能的时序冲突，与强制不 确定值对应，则强制所述单元的仿真输出为第一值，重新运行所述仿 真例程，并获取第二仿真结果；
如果所述第二仿真结果在所述单元处产生明显的时序冲突，则产 生所述单元处的所述明显的时序冲突的报告；
如果所述第二仿真结果并不在所述单元处产生明显的时序冲突， 则产生所述单元的仿真输出的状态和所述第一值的报告，强制所述单 元的仿真输出为第二值，重新运行所述仿真例程，并获取第三仿真结 果；
如果所述第三仿真结果在所述单元处产生明显的时序冲突，则产 生所述单元处的所述明显的时序冲突的报告；以及
如果所述第三仿真结果在所述单元处并不产生明显的时序冲突， 则完成所述仿真。

13.  如权利要求12所述的非瞬时性计算机可读存储介质，其中 所述存储介质包括利用从库中选择的标准单元编译的所述集成电路 设计的门级设计，其行为模型中的至少一些包括用于将单元仿真输出 强制为所述第一值或第二值的配置。

14.  如权利要求13所述的非瞬时性计算机可读存储介质，其中 所述用于强制所述单元仿真仿真输出的配置用所述单元仿真仿真输 出的所述第一值或所述第二值替换以另外的方式将获得的单元仿真 输出的值。

15.  如权利要求12所述的非瞬时性计算机可读存储介质，其中 所述第一值是随机值。

16.  如权利要求12所述的非瞬时性计算机可读存储介质，其中:
如果所述第一仿真结果在多个单元处产生可能的时序冲突，则强 制所述多个单元的仿真输出强制为相应的第一值，然后重新运行所述 仿真例程，并获取第二仿真结果；
如果所述第二仿真结果在所述多个单元中的一个或多个单元处 产生明显的时序冲突，则产生在所述多个单元处，存在或不存在明显 的时序冲突、所述第一值、以及仿真输出的状态的报告；
至少对于其结果是没有明显的时序冲突的单元或多个单元，强制 所述单元或多个单元的仿真输出为与相应的第一值不同的第二值，重 新运行所述仿真例程，并获取第三仿真结果；以及
如果对于所述第二值也不呈现明显的时序冲突，则利用所述仿真 例程的重复再次重新运行所述仿真，并进行报告直至识别出所述第一 仿真结果的时序冲突的源。

17.  如权利要求12所述的非瞬时性计算机可读存储介质，其中 完成所述仿真包括：检查仿真处理是否完成，以及如果未完成，则运 行另外的仿真例程。

18.  如权利要求12所述的非瞬时性计算机可读存储介质，其中 所述单元中的至少一些时序地连接。

19.  如权利要求12所述的非瞬时性计算机可读存储介质，其中 对于所执行的每一个仿真例程，产生所述仿真结果、所述单元的仿真 输出值、以及所述单元的仿真输出值是否被强制的报告。

20.  如权利要求19所述的非瞬时性计算机可读存储介质，其中， 重新运行仿真例程在限定所述单元的用于重新运行仿真例程的仿真 输出的值中，利用先前的报告。

说明书门级仿真中验证时序问题的方法
技术领域
本发明涉及集成电路设计和测试，更具体地，涉及集成电路设计 的门级仿真中的验证时序问题的方法。
背景技术
在具有数字（或，混合的数字和模拟）电路的集成电路（IC）的 电子设计自动化（EDA）设计流程期间，通常在硬件描述语言（HDL） （如，Verilog和VHDL）中使用寄存器传输级（RTL）抽象来生成 IC的高级别表示，从标准单元库中选择标准单元设计及其特性。就存 储信号值的寄存器，以及对信号值执行逻辑操作的组合逻辑，限定 RTL描述。通常RTL描述被转换为门级描述（诸如，网表），其由 放置和路由工具使用来生成物理布局。
IC的正确操作和性能常常受时序考量限制。IC的静态时序分析 （STA）使得能够利用关键路径和角部的定义，分析IC的简化的延 迟模型和识别诸如保持时间和建立时间冲突、毛刺、和时钟偏斜的问 题。然而，STA约束可能是不正确的，并且可能错失某些关键路径， 因此，设计的动态门级仿真常常是必要的。
通常，动态门级仿真基于门的输入值确定门的输出值。如果一个 或多个输入值是不确定的（也即，不清楚的），则仿真器的行为模型 会导致也是不确定的门的输出值。随着仿真进行，这些不确定值门接 着门地传播到组合模块的输出。在某些EDA语言中，将不确定值指 定为X。尤其是，在VHDL中，值“U”、“X”、“W”和“-”是 元逻辑（metalogical）值；它们定义模型本身的行为而不是所综合的 硬件的行为，其中“U”表示在对象在其在仿真期间被明确分配值之 前的值；“X”和“W”分别表示强制值和弱值，对于所述强制值和 弱值，模型不能区分逻辑电平，并且其与来自高阻抗源或输出的值（被 指定为Z，其可以不门接着门地传播）不同。不确定的X值的传播通 常导致仿真崩溃，增加了分析时序冲突的原因和位置的难度。
在可能的时序冲突可以被识别为假时序冲突（也即，在物理IC 中将不实际出现的时序冲突）时，在某些常规的时序仿真技术中可以 为标准单元设置被称作Xfilter（X过滤器）的参数。在这样的技术中， 在设置Xfilter参数时，所识别的单元的模型产生与单元输入值和该单 元的理论功能对应的输出值。例如，在利用正边沿时钟的D触发器的 情况下，如果设置了Xfilter参数，则模型将产生确定的输出值，其等 于在时钟的正边沿处D输入处的值。另外，所有用于单元的时序检查 将被禁用，使得仿真能够进行而该单元不作为仿真崩溃的原因。然而， 在设置了Xfilter参数的情况下仿真中单元的行为将不同于物理IC中 的单元。此外，Xfilter禁止用于该单元的所有时序检查，这会掩蔽其 它时间点处的实际时序冲突。此外，在同步的电路模块的情况下，可 能难以识别若干时钟信号是否处于相同的时钟域中，并且难以验证可 能的时序冲突，因为在同一域的时钟树、时钟门单元以及时钟划分器 中可能存在许多的缓冲器。
在IC设计中识别和分析时序冲突以及将实际时序冲突与假时序 冲突区分开可能是非常劳动密集且耗时的。寻求有效且高度自动化地 进行此的方法。
概述
根据本公开一个实施例，提供了一种用于在集成电路设计的门级 仿真中验证时序问题的系统，所述集成电路设计具有多个单元，所述 系统包括：存储器，用于存储所述集成电路设计和指令；以及处理器， 耦接到所述存储器，其中所述指令在所述处理器上执行以运行所述集 成电路设计的行为模型的仿真例程，并获取第一仿真结果，其中所述 处理器包括，
用于如果所述第一仿真结果在单元处产生可能的时序冲 突，与强制的不确定值对应，则强制所述单元的仿真输出为第一 值，重新运行所述仿真例程，并获取第二仿真结果的装置，
用于如果所述第二仿真结果在所述单元处产生明显的时序 冲突，则产生所述单元处的所述明显的时序冲突的报告的装置；
用于如果所述第二仿真结果并不在所述单元处产生明显的 时序冲突，则产生所述单元的仿真输出的状态和所述第一值的报 告，强制所述单元的仿真输出为第二值，重新运行所述仿真例程， 并获取第三仿真结果的装置；
用于如果所述第三仿真结果在所述单元处产生明显的时序 冲突，则产生所述单元处的所述明显的时序冲突的报告的装置； 以及
用于如果所述第三仿真结果在所述单元处并不产生明显的 时序冲突，则完成所述仿真的装置。
根据本公开另一实施例，提供了一种用于在集成电路设计的门级 仿真中验证时序问题的方法，所述集成电路设计具有多个单元，所述 方法包括：运行所述设计的行为模型的仿真例程，并获取第一仿真结 果；如果所述第一仿真结果在单元处产生可能的时序冲突，与强制的 不确定值对应，则强制所述单元的仿真输出为第一值，重新运行所述 仿真例程，并获取第二仿真结果；如果所述第二仿真结果在所述单元 处产生明显的时序冲突，则产生所述单元处的所述明显的时序冲突的 报告；如果所述第二仿真结果并不在所述单元处产生明显的时序冲 突，则产生所述单元的仿真输出的状态和所述第一值的报告，强制所 述单元的仿真输出为第二值，重新运行所述仿真例程，并获取第三仿 真结果；如果所述第三仿真结果在所述单元处产生明显的时序冲突， 则产生所述单元处的所述明显的时序冲突的报告；以及如果所述第三 仿真结果在所述单元处并不产生明显的时序冲突，则完成所述仿真。。
根据本公开再一实施例，提供了一种非瞬时性计算机可读存储介 质，其存储指令，所述指令在由计算机执行时，使所述计算机执行在 集成电路设计的门级仿真中验证时序问题的方法，所述集成电路设计 具有多个单元，所述方法包括：运行所述设计的行为模型的仿真例程， 并获取第一仿真结果；如果所述第一仿真结果在单元处产生可能的时 序冲突，与强制不确定值对应，则强制所述单元的仿真输出为第一值， 重新运行所述仿真例程，并获取第二仿真结果；如果所述第二仿真结 果在所述单元处产生明显的时序冲突，则产生所述单元处的所述明显 的时序冲突的报告；如果所述第二仿真结果并不在所述单元处产生明 显的时序冲突，则产生所述单元的仿真输出的状态和所述第一值的报 告，强制所述单元的仿真输出为第二值，重新运行所述仿真例程，并 获取第三仿真结果；如果所述第三仿真结果在所述单元处产生明显的 时序冲突，则产生所述单元处的所述明显的时序冲突的报告；以及如 果所述第三仿真结果在所述单元处并不产生明显的时序冲突，则完成 所述仿真。
附图简要描述
通过参考下面的对附图中所示的本发明的实施例的说明，可以更 好地理解本发明及其目的和优点。图中的元件出于简化和清楚的目的 而示出，并且并不必然按比例绘制。
图1是产生处理装置的门级设计以及分析其中的时序问题的常 规方法的简化流程图；
图2是作为示例给出的根据本发明一实施例的在集成电路设计 的门级设计和仿真中使用的模块的行为模型的示意性框图；
图3是根据本发明一个实施例的仿真和分析集成电路设计中的 时序问题的方法的流程图；以及
图4是用于执行本发明的方法的示例性EDA工具的示意性框图
具体实施方式
现在参考图1，示出了用于产生集成电路（IC）的门级设计以及 分析IC中的时序问题的电子设计自动化（EDA）的常规方法100。 方法100开始于步骤102，从库中选择要包括在IC中的标准单元，以 及在步骤104，产生寄存器传输级（RTL）描述。在步骤106，将RTL 描述转换为门级描述（诸如，网表）。在步骤108，进行该门级描述 的静态时序分析（STA），以及可以通过改变设计来解决STA所揭示 的任何时序问题。然后，在步骤110，进行设计的动态门级仿真。
图2和3示出了根据本发明一实施例的在具有多个单元的集成电 路(IC)设计200的门级仿真（GLS）中验证时序问题的方法300。方 法300包括：在步骤302，运行设计200的行为模型的门级仿真（GLS）， 并获取第一仿真结果304。如果第一仿真结果304在单元处产生可能 的时序冲突，与强制不确定值对应，则在步骤306将该单元的仿真输 出强制为第一值。在步骤308，重新运行仿真例程，并获取第二仿真 结果310。如果第二仿真结果310在该单元处是明显的时序冲突，则 产生该单元处的该明显的时序冲突的报告312。如果第二仿真结果310 在该单元处没有明显的时序冲突，则在步骤314，产生该单元的仿真 输出的状态和所述第一值的报告。然后，在步骤316，将该单元的仿 真输出强制为第二值。在步骤318，重新运行仿真例程，并获取第三 仿真结果320。如果第三仿真结果320在该单元处产生明显的时序冲 突，则在步骤312，产生该明显的时序冲突的报告。如果第三仿真结 果320在该单元处没有明显的时序冲突，则完成仿真。如果在步骤304 或在步骤320没有发现时序冲突，则在步骤324，产生没有明显的时 序冲突的报告。
可以利用从库（诸如，图1中102示出标准单元库）中选择的标 准单元编译IC设计200的门级设计。如图2中所示，在IC设计200 的门级设计的行为模型的一个示例中，至少某些标准单元的行为模型 包括用于使单元仿真输出强制为第一值或第二值的配置202。用于强 制所述单元仿真输出的配置202可以用所述仿真单元输出的所述第一 值或所述第二值替换否则将以另外的方式获取的仿真单元输出的值。 第一值可以是随机值，第二值不同于第一值。
如果所述第一仿真结果产生可能的时序冲突，则可以将多个单元 的仿真输出强制为相应的第一值，所述第一值可以随机定义，然后可 以重新运行仿真例程并获取第二仿真结果。如果所述第二仿真结果在 所述多个单元中的一个或多个处产生明显的时序冲突，则可以产生在 所述多个单元处存在或不存在明显的时序冲突、所述第一值和仿真输 出的状态的报告。至少对于其结果是没有明显的时序冲突的单元或多 个单元，将所述单元或多个单元的仿真输出强制为与相应的第一值不 同的第二值，重新运行仿真例程，并获取第三仿真结果。如果对于所 述第二值也呈现没有明显的时序冲突，则可以利用所述仿真例程的重 复再次重新运行所述仿真，并进行报告直至识别出所述第一仿真结果 的时序冲突的源。
完成仿真可以包括：在步骤322检查仿真处理是否完成，以及在 步骤326更新用于仿真进程的检查器。如果仿真处理未完成（或者， 不完美），于是可以运行另外的仿真例程302。
IC设计200的单元并不必然是组合单元，至少某些单元可以是 时序地连接的。
可以对于所执行的每一个仿真例程，产生所述仿真结果、所述单 元的仿真输出值、以及所述单元的仿真输出值是否被强制的报告。重 新运行仿真例程可以在限定单元的用于重新运行仿真例程的仿真输 出的值中，利用先前的报告。这可以简化明显时序问题的确认或验证。
在本发明的一个实施例中，非瞬时性计算机可读存储介质存储指 令，所述指令在由计算机执行时，使计算机执行方法300。计算机可 读存储介质可以存储标准单元（具有或不具有用于将单元仿真输出强 制为第一值或第二值的配置202），和用于IC设计200的其它元件， 以及用于执行方法300的指令。
更详细地，图2示示意性地出了在方法300的一个示例中IC设 计200的门级设计中的模块的用于仿真的行为模型。IC设计200被示 出为具有模块1至N，其分别具有单元1.1至1.m，直至单元N.1至 N.m。模块1至N的单元每一都具有连接到栅极海（SOG）的输出。 单元的行为模型还具有用于将单元输出强制为第一或第二值的配置 202，这可以根据来自仿真例程或来自操作人员的指令。模块1至N 的单元可以是标准单元库中的标准单元。将理解，单元可以具有不同 类型，诸如触发器、时钟门、锁存器以及其它类型，并且不同模块1 至N中的单元的类型和数量通常将是不同的。某些单元的行为模型可 以具有配置202，而其它单元不需要配置202。那些其行为模型具有 配置202的单元也可以是可在标准单元库中获得的标准单元，以及没 有配置202的单元。
图2中以硬件的形式示出了用于将强制单元输出强制为第一或 第二值配置202。将理解，出于IC设计200的仿真的目的，配置202 通常将是呈现出等效功能的软件，并且其可以存储在非瞬时性计算机 可读存储介质上。在图2所示的示例中，每一配置202具有来自相应 的基础单元1.1至1.m直至单元N.1至N.m的输出（诸如，204）的 输入。单元输出204连接至相应的复用器206的一个输入，复用器的 其它输入接收值0、值1、以及随机值（0/1）。复用器206具有连接 到SOG的输出，其根据控制输入端208上的控制信号采取从其不同 输入选择的值。控制输入端208可以由例如来自仿真例程或来自操作 人员的指令控制。
再次参考图3，出于简化，在该图中配置202被标记为Xfilter， 但应理解，行为模型的配置202并不将单元的输出204阻断在等于其 输入的单个值上，而是在仿真例程或用户的指令的控制下，随机值0/1 或值0或1替换基础单元的输出。在步骤306，配置202将单元的输 出强制为第一值，该第一值可以是随机值（0/1）。替代地，第一值可 以是系统地为1或0的预定值。
在该示例中，处理步骤316包括：在步骤328，就在步骤306单 元的仿真输出被强制为第一值的该第一值为高或低进行判决。如果在 步骤306第一值为低，则在步骤330，将单元的仿真输出强制为高。 如果在步骤306第一值为高，则在步骤332，将单元的仿真输出强制 为低。
处理步骤316可以利用诸如下面的软件例程实现:


本发明可以至少部分地以非瞬时性机器可读介质实现，所述非瞬 时性机器可读介质包含用于在计算机系统上运行的计算机程序。该程 序包括用于在计算机系统上运行时执行根据本发明的方法的步骤的 代码部分。
图4是用于执行上面所描述的本发明的方法的示例性计算机系 统400的示意性框图。计算机系统400包括：耦接到存储器404的处 理器402，以及耦接到存储器404的附加存储器或存储装置406。计 算机系统400还包括显示装置408、输入装置410和412、以及软件 414。软件414包括操作系统软件416、应用程序418和数据420。应 用程序418可以包括门级仿真器等，数据420可以包括门级设计、修 改或校正的门级设计、以及单元库。计算机系统400以及构成部分可 以是本领域中公知的，并且在上面就门级仿真所描述的方法和步骤方 面是新颖的。在软件或程序在处理器402上执行时，该处理器变成用 于执行在该处理器402上运行的软件或应用代码的步骤或指令的“装 置”。也就是说，对于不同的指令和与指令相关联的不同的数据，如 本领域中已知的，由于不同的寄存器值等，处理器402的内部电路呈 现不同的状态。因此，在此描述的任何“用于...的装置”的结构意指 处理器402，由于其执行在此公开的方法的步骤。
计算机程序是一系列指令，诸如，特定应用程序和/或操作系统。 计算机程序可以例如包括下列中的一个或多个：子例程、函数、进程、 对象方法、对象实现方式、可执行应用、小程序（applet）、服务小 程序（servlet）、源代码、对象代码、共享的库/动态加载库、和/或 设计用于在计算机系统上执行的其它指令序列。
计算机程序可以内部地存储在计算机可读存储介质上，或者，可 以经由计算机可读传输介质发送到计算机系统。计算机程序中的全部 或某些可以提供在永久地可移除地、或者远程地耦接到信息处理系统 的非瞬时性计算机可读介质上。作为示例，计算机可读介质可以包括， 例如而非限制，任何数量的下列元素：磁存储介质，包括盘和带存储 介质；光学存储介质，诸如压缩盘介质（例如，CDROM、CDR等）） 和数字视频盘存储介质；非易失性存储器存储介质，包括基于半导体 的存储器单元，诸如，闪存存储器、EEPROM、EPROM、ROM；铁 磁数字存储器；MRAM；易失性存储介质，包括寄存器、缓冲器或高 速缓存、主存储器、RAM等；以及数据传输介质，包括计算机网络、 点对点电信设备、以及载波传输介质。
在前述的说明中，已经参考本发明实施例的具体示例说明了本发 明。然而，将明白，其中可以进行多种修改和改变而不偏离如所附权 利要求提出的本发明的宽泛的精神和范围。
此外，本领域技术人员将认识到，上述的操作之间的分界仅仅是 示例性的。多个操作可以组合到单个操作中，单个操作可以分布在若 干附加的操作中，并且操作可以至少部分时间交迭地执行。此外，替 代的实施例可以包括特定的操作的多个实例，并且在多种其它实施例 中操作的顺序可以改变。
在权利要求中，词‘包括’或‘具有'并不排除权利要求中所列 出的元件或步骤之外的其它元件或步骤的存在。此外，如在此所使用 的术语“一”（“a”或“an”）被定义为一个或一个以上。此外， 权利要求中引入性的短语诸如“至少一个”和"一个或更多个"的使用 不应当被认为暗示了通过一（不定冠词“a”或“an”）而对另一权 利要求要素的引入将含这样引入的权利要求要素的任何特定权利要 求限制到仅包含一个这样的要素的发明，即使在同一权利要求包括引 入性的短语“一个或多个”或“至少一个”以及“一”（不定冠词诸 如“a”或“an”）时也是如此。对于定冠词的使用也是如此。除非 以另外的方式说明，诸如“第一”和“第二”的术语被用来任意地区 分这样的术语描述的要素。因此，这些术语并不必然意图表示这些要 素的时间上的或其它优先级。在彼此不同的权利要求中引述了某些措 施的事实并不表示这样的措施的组合不可以用来突出优点。