半导体存储装置 【技术领域】
本发明涉及到一种半导体存储装置，特别涉及到一种可避免由于刷新而引起访问速度下降的半导体存储装置，其中上述半导体存储装置具有为了保持数据而需要刷新的存储单元。
背景技术
为了数据保持而需要刷新的动态存储单元构成单元阵列、作为静态随机存取存储器(SRAM)而起作用的半导体存储装置(也称作“伪SRAM”)一直以来被广泛应用，并且也开发了通过采用和低耗电SRAM功能兼容的DRAM存储单元，实现SRAM所无法实现的大容量化(例如16M-128M等)的移动用RAM系列(Mobile Specified RAMFamily；也称作“MSRAM”(商标))(参照以下非专利文献1)。
在MSRAM(商标)等半导体存储装置中，当处于备用模式时，进行例如部分刷新等。并且，半导体存储装置从备用模式(片选信号/CS为高电平)向激活状态转移时，在正在进行刷新的情况下，刷新动作有可能和来自外部的对半导体存储装置的读/写访问发生冲突。因此，其构成例如如图6(A)所示，在从片选信号/CS的非激活状态向活性状态(激活状态)转移时序中，延迟预定的延迟时间td(相当于刷新结束的时间)，在刷新结束后，通过单元阵列进行读/写激活动作。此外，在图6(A)中，“Word”表示选择字线的激活期间，“Refresh”表示和刷新地址对应的字线，R/W表示和读/写的访问地址对应的字线的高电位期间(脉冲电压波形)。
并且，地址选择时，由于有和内部刷新冲突的可能，因此其构成如图6(B)所示，从地址信号转移(地址信号的确定)时序开始，延迟预定的延迟时间td，进行读/写激活动作。
另一方面，在常用的DRAM产品中，在未进行刷新的激活期间内，也需要根据单元的数据保持特性(单元泄漏特性)定期从外部进行刷新。即，需要中断活性期间并进行刷新。这种情况下，由于刷新地插入，存储器的吞吐量下降。
进一步，在使用DRAM单元的SRAM规格的半导体存储装置中，为了在进行内部刷新时中止外部访问，具有WAIT引脚的构成也被公知(参照下述非专利文献2)。图8是表示这种半导体存储装置构成的一个示例图。图8所示的CellularRAM(TM)构成为，具有自刷新功能，利用隐藏的刷新(hidden refresh)而无需来自外部系统的存储控制器(未图示)的刷新支持，不会影响读/写性能。并且在图8中，刷新配置寄存器203用于设定DRAM存储阵列201的刷新控制的方法，为了降低待机电流，具有只对含有重要数据的部分进行刷新的部分阵列刷新、根据装置动作温度进行刷新速率控制的温度补偿刷新、停止刷新动作的深度功率下降等机构。在图8中，CLK是同步用时钟信号，ADV#是表示地址总线中存在有效的地址的控制信号，CRE是配置寄存器使能信号，当CRE为高电平的时候，写入到刷新配置寄存器203、总线配置寄存器204。CE#是芯片使能信号，在高电平的时候设备变为待机状态。OE#是输出使能信号，WE#是写使能信号、LB#是低位字节使能信号，UB#是高位字节使能信号。DQ是数据的I/O端子。并且，WAIT用于调停刷新和读/写动作的冲突。该构成是：如图7所示，当发生来自刷新定时器(未图示)的刷新触发时，使WAIT信号激活(低电平)，并通知外部的系统存储控制器(未图示)，从而使读/写访问延迟。
非专利文献1：NECメモリ製品情報モバイル用途RAM[平成15年12月7日検索]、Internet<URL：http：//www.necel.com/memory/Japanese/products/msram/info.html>
非专利文献2：MICRON 4MEGx16，2MEGx16 ASYNC/PAGE/BurstCellularRAM MEMORY，第5页、第10页、[平成15年11月12日検索]、Internet<URL：http：//douwnload.micron.com/pdf/products/psram/burst_celluarram.pdf>
如上所述，在现有的半导体存储装置中，其结构是，从备用(待机)状态向激活(活性)状态转移时，为了避免刷新和读/写访问的冲突，从备用模式向激活状态转移的时序开始，延迟预先确定的时间，进行读/写访问，因此导致访问时间、及动作周期的性能恶化。
并且，直到刷新结束为止总是使读/写访问待机的结构也会造成访问时间、动作周期的性能恶化，并且外部的系统控制器一侧的负荷也变大。
【发明内容】
本发明的一个方面(侧面)所涉及的半导体存储装置具有：存储单元阵列，其具有在多个位线和多个字线的交叉部分的为了保持数据而需要刷新动作的多个存储单元；以及控制电路，当控制半导体存储装置的待机状态和激活状态的控制信号从表示待机状态向表示激活状态的值转移时，在没有进行刷新动作的情况下，立刻执行读或写访问，在从待机状态向激活状态转移时，在正在进行刷新动作的情况下，输出用于使读或写访问待机的等待信号。
在本发明中，输入上述控制信号和控制刷新动作的执行的刷新信号，在上述控制信号从表示待机状态向表示激活状态的值转移的周期期间，当上述刷新信号表示刷新动作时，将上述等待信号设定为激活状态并输出，在上述周期以外的期间，使上述等待信号不可从非激活状态设定为激活状态。上述等待信号以预先确定的规定次数的周期被设定为激活状态并被输出。
在本发明中，其构成也可以是：具有控制电路，在读或写访问时，当产生刷新请求时，在为了读或写访问而将上述存储单元阵列激活后，进行刷新动作。
在本发明中，其构成也可以是：在读访问时，激活由访问地址选择的上述字线，并从上述存储单元阵列读出多个数据，在将上述多个数据从数据端子依次输出的期间，激活和刷新地址对应的字线并进行上述刷新。
在本发明中其构成也可以是，具有：根据用于启动刷新的刷新触发信号，生成刷新地址并进行刷新动作的控制电路；以及进行以下控制的电路，和读动作在时间上重叠、激活上述刷新触发信号时，激活读访问地址的字线并将通过读出放大器读出的多个数据从数据端子突发读出，与该动作并行，激活上述刷新地址的字线并进行刷新。
本发明的另一个方面(侧面)所涉及的半导体存储装置的构成是，具有：控制电路，至少输入用于控制半导体存储装置的待机状态和激活状态的控制信号(称作“片选信号”)；以及等待信号发生电路，根据上述控制电路的输出信号，生成并输出等待信号，其中，上述控制电路进行以下控制：在上述片选信号转移的周期内，允许从上述等待信号发生电路输出表示正在进行刷新动作的等待信号，在上述周期以外的期间内，不允许输出上述等待信号。
根据本发明，其构成是从待机状态(备用状态)向活性化状态(激活状态)转移时，在没有正在进行刷新动作的情况下，可以立即执行输入的读/写访问请求，因而可以实现高速的访问。
并且，根据本发明，当读/写访问和刷新请求重叠产生时，将刷新请求滞后，例如通过和读访问中从存储单元读出数据的输出期间并行进行，可以避免刷新引起的访问速度下降，并且对外部隐藏刷新，在与控制半导体存储装置的CPU或者控制器之间，不需要用于控制刷新的特别的信号交换，实现高速的访问。
【附图说明】
图1是本发明一个实施例的半导体存储装置的构成示意图。
图2是用于说明本发明一个实施例的动作的时序图。
图3是本发明一个实施例的电路构成的示意图。
图4是用于说明本发明另一实施例的动作的时序图。
图5是本发明另一实施例的电路构成的示意图。
图6是现有的半导体存储装置转移到激活状态时的动作的说明图。
图7是现有的半导体存储装置的WAIT信号的输出一个示例的时序图。
图8是现有的半导体存储装置的构成的一个示例图。
【具体实施方式】
以下参照附图对本发明进行详细说明。根据本发明的一个实施方式，在由DRAM单元构成单元阵列、根据控制信号(/CS)设定备用状态和激活状态的半导体存储装置中，具有如下构成：当半导体存储装置为激活状态时，例如和读动作在时间上重叠地在半导体存储装置内部产生刷新请求时，控制激活由读访问地址所选择的字线，将从单元阵列中读出的多个数据从数据端子(DATA)突发(バ一スト)读出，在该动作进行的同时，激活刷新地址的字线并进行刷新。根据本实施方式，可以避免刷新引起的访问速度下降，对外部的CPU或者控制器可以隐藏刷新，在外部的CPU和控制器之间，无需用于控制刷新的特别的信号交换，从而可以实现高速访问。
并且，根据本发明的实施方式，控制半导体存储装置的待机状态和激活状态的控制信号(/CS)从待机状态转移到表示激活状态的值时，在没有进行刷新动作的情况下，立刻执行读或写访问，以此来实现高速访问。另一方面，在半导体存储装置从待机状态向激活状态转移时，在半导体存储装置的内部正在进行刷新动作的情况下，输出WAIT信号，控制使读或写访问在刷新动作结束后执行。
根据本发明的实施方式，输入该控制信号和用于控制刷新动作的执行的刷新信号，控制半导体存储装置的待机状态和激活状态的控制信号(/CS)在从表示待机状态向表示激活状态的值转移的周期内(图4的α1和α2的期间内)，当上述刷新信号表示刷新动作时，将上述等待信号设定为激活状态并输出，在上述周期期间以外，使上述等待信号不可从非激活状态设定为激活状态。
(实施例)
图1是本发明的一个实施例的半导体存储装置的构成示意图。图1中本发明适用于如下的半导体存储装置：单元阵列由DRAM单元构成，与具有自刷新功能、突发功能的时钟同步型SRAM接口兼容的半导体存储装置。
参照图1，本实施例的半导体存储装置具有：在多个字线和多个位线的交叉部分具有存储单元的存储阵列101；对行地址进行解码、驱动所选择的字线的行解码器102；差动放大预充电的位线对并进行输入输出数据的切换的读出放大器·I/O控制器单元103A；对列地址进行解码、连接和所选择的位线对应的读出放大器和输入输出线的列解码器103B；以及控制器电路104。存储阵列101、行解码器102、读出放大器·I/O控制器单元103A、列解码器103B、控制器电路104构成一个单元阵列100。一个存储单元由用于存储数据的电容C和晶体管Tr构成，上述晶体管Tr的栅极和字线连接，源极、漏极扩散层的一个和电容C连接，另一个和位线连接。并且在图1中，为了简便显示了具有一个单元阵列100的结构，当然也可以是具有多个单元阵列的结构。
进一步，本实施例的半导体存储装置具有保持从数据端子DATA在突发状态下输入的数据的寄存器，例如具有在进行串行并行变换并输出到单元阵列100的读出放大器·I/O控制器单元103A的同时，保持从单元阵列100的读出放大器·I/O控制器单元103A读出的数据的寄存器，并具有：进行并行串行变换并按照地址顺序控制输出读出数据的数据I/O控制器电路105；将输入到地址端子Add的地址信号锁存的地址寄存器106；将从数据I/O控制器电路105输出的读出数据输出到I/O共用的数据端子DATA的输出缓冲器110；定期启动刷新的刷新定时器(也只称作“定时器”)111；生成刷新驱动用的脉冲信号(称作“刷新脉冲”)的刷新脉冲发生电路112；生成刷新地址的刷新地址发生电路113；输入从地址端子Add输入的地址信号的行地址和从刷新地址发生电路113输出的刷新地址，在刷新时将刷新地址输出到行解码器102的多路复用器(选择电路)114；时序控制器电路115；读/写控制器电路116；生成用于控制单元阵列100中的读/写动作的脉冲信号(称作“读/写脉冲”)的读/写脉冲发生电路117；生成并输出WAIT(等待)信号的WAIT(等待)发生电路121；以及根据从外部输入的时钟信号CLK生成内部时钟信号K(或者K及其互补信号/K)的时钟生成电路122。
进一步，在本实施例的半导体存储装置中，具有将从控制端子分别输入的片选信号/CS、写使能信号/WE、输出使能信号/OE对应于内部时钟信号K分别锁存的寄存器107、108、109。时序控制器电路115根据从寄存器107输出的片选信号/CS，生成时序控制信号132、133、137，分别输出到刷新脉冲发生电路112、读/写脉冲发生电路117、WAIT发生电路121。读/写控制器电路116从寄存器107、108、109输入片选信号/CS、写使能信号/WE、输出使能信号/OE，并将读/写控制信号134、输出使能信号138输出到读/写脉冲发生电路117、输出缓冲器110。读/写脉冲发生电路117接收读/写控制信号134，输出读/写脉冲φR/W(135)。通过刷新定时器111中的超时发生，刷新触发信号131被激活，并通知刷新脉冲发生电路112，刷新脉冲发生电路112输出刷新脉冲φRFSH(136)。
进一步，在本实施例的半导体存储装置中，具有：将来自刷新脉冲发生电路112的输出信号136输入到一个输入端的NAND(与非)电路118；将来自读/写脉冲发生电路117的输出信号135输入到一个输入端的NAND电路119；将NAND电路118的输出及NAND电路119的输出作为输入的NAND电路120，其中NAND电路118的输出端和NAND电路119的另一输入端交叉连接，NAND电路118的输出端和NAND电路119的另一输入端交叉连接。
NAND电路120的输出信号(单触发脉冲)作为RE(行使能)信号输入到单元阵列100的控制器电路104，在控制器电路104中，根据输入的RE信号的单触发脉冲，提供确定激活字驱动器(未图示)的期间(选择字线的高电位期间)的脉冲信号，其中上述字驱动器用于驱动由行解码器102选择的字线。
并且，来自读/写脉冲发生电路117的输出信号135(单触发脉冲)作为CE(列使能)信号提供到单元阵列100的控制器电路104，从控制器电路104，例如确定列开关(未图示)的选择期间的脉冲被提供到该列开关的栅极。
当NAND电路118、119的输出为高电平、NAND电路120的输出(RE信号)为低电平时，当来自刷新脉冲发生电路112的输出信号136从低电平向高电平转移时，NAND电路118的输出变为低电平，NAND电路120的输出信号从低电平变为高电平。并且，当来自刷新脉冲发生电路112的输出信号136从高电平变为低电平时，NAND电路118的输出变为高电平，NAND电路120的输出从高电平变为低电平。输出信号135也同样。此外，在图1中，记号“/”表示紧跟着的信号名是低电平为处于激活(活性)状态。
当片选信号/CS为高电平时(或者没有读/写访问时)，设置为备用模式(待机模式)。片选信号/CS为高电平时，存储阵列101也为待机状态。
地址寄存器106在片选信号/CS为低电平、地址信号被确定时(接收到未图示的地址有效信号/ADV转移为激活状态时)，根据内部时钟信号K，锁存地址信号。
输出缓冲器110根据从读/写控制器电路116输出的控制信号138，控制ON状态(输出使能状态)和OFF状态。
图2用于说明进行激活状态的突发·读动作时，产生刷新请求时的本实施例的动作的一个示例。并且突发长度设为4。参照图1及图2，对本实施例的动作进行说明。
地址信号Add被确定为地址“Add1”，选择的字线为高电位，进行来自被选择的存储单元的读动作，读出数据D0、D1、D2、D3在突发模式下从数据端子DATA输出。此外，由于低位字节使能、高位字节使能的控制和本发明没有直接关系，在此省略。
在本实施例中，读访问时，通过刷新定时器111的超时的发生而产生刷新请求(刷新触发信号131变为激活)时，紧接着用于进行读动作的单元阵列·内核的激活(例如预充电电路的激活、字线的激活、读出放大器电路的激活)，进行刷新动作。
当没有读/写请求、来自读/写脉冲发生电路117的输出信号135为低电平时，以输出信号135为输入的时序控制器电路115将控制信号132设为激活状态(低电平)并将其提供到刷新脉冲发生电路112，并根据来自刷新定时器111的刷新触发信号131，从刷新脉冲发生电路112中，单触发脉冲φRFSH作为输出信号136被输出。因此，NAND电路118的输出变低电平，NAND120的输出信号RE变为高电平，另一方面，信号CE变为低电平(在刷新动作中，不选择列开关)。由此进行刷新动作。
另一方面，当存在读/写请求、构成来自读/写脉冲发生电路117的输出信号135的读/写脉冲φR/W为高电平时，时序控制器电路115将控制信号132设为非激活状态(高电平)，刷新脉冲发生电路112即使从刷新定时器111接收到触发信号131，也不立刻输出刷新脉冲φRFSH。
作为来自读/写脉冲发生电路117的输出信号135的读/写脉冲φR/W，作为芯片使能信号CE提供到单元阵列100。并且在此时，刷新脉冲发生电路112的输出信号136变为低电平，因此NAND电路118的输出变为高电平，接收作为来自读/写脉冲发生电路117的输出信号135的读/写脉冲φR/W的高电平的NAND电路119的输出变为低电平，NAND电路120的输出变为高电平。即，信号RE及CE都变为高电平。
当作为来自读/写脉冲发生电路117的输出信号135的读/写脉冲φR/W变为低电平时，时序控制器电路115使控制信号132为激活状态(低电平)，这样一来，从刷新脉冲发生电路112输出刷新脉冲。即，激活状态的刷新触发信号131，在执行读访问时，由刷新脉冲发生电路112保持。
如图2所示，激活状态下的刷新，在时间上和读出数据的突发转送动作(此时，用于读访问的存储阵列101的激活已经结束)并行进行。即，和在进行从图1的数据I/O控制器电路105向数据端子DATA突发转送的动作(D0、D1、D2、D3)的同时进行刷新(通过刷新地址选择的字线的激活等)。
因此，根据本实施例，从半导体存储装置的外部，刷新在隐藏的状态下进行，并且不会发生读访问等的延迟。因此，避免性能的恶化，并且可以实现访问的高速化。即，在激活状态下(写动作时)，即使产生刷新请求，也在执行完写动作之后进行刷新。此外，在图2中，Word表示选择字线的电压波形，“Read”表示和读地址对应的选择字线的激活，“Refresh”表示和刷新地址对应的选择字线的激活期间(高电位期间)。
并且如图2所示，片选信号/CS转移到激活状态时(参照图2的时间α)，当不和刷新发生冲突时，WAIT信号总是保持非激活状态(在图2中为低电平)。
图3是进行上述控制的图1的刷新脉冲发生电路112的电路构成的一个示例的示意图。图3是在图1所示的构成中用于执行图2所示的动作的电路构成的一个示例。
参照图3，具有：SR触发器112-1，将从根据单元泄漏特性等定期输出刷新触发信号的刷新定时器111输出的刷新触发信号131输入到置位端子S，接收刷新触发信号131向高电平的转移而置位；以SR触发器112-1的输出Q、和来自时序控制器电路115的控制信号132的反转信号为输入的AND(与)电路112-2；以及根据AND电路112-2的输出信号向高电平的上升转移，生成刷新脉冲信号φRFSH的单触发脉冲生成电路112-3，其中，单触发脉冲生成电路112-3的输出通过延迟电路112-4被延迟，被输入到SR触发器112-1的复位端子R。
首先，对片选信号/CS为低电平(激活状态)、选择字线为非激活状态的情况进行说明。
通过刷新定时器111的超时发生，刷新触发信号131变为高电平，SR触发器112-1的输出变为高电平。此时，由于读写脉冲信号φR/W是低电平，信号132为低电平，AND电路112-2从低电平变为高电平，生成单触发脉冲φRFSH。单触发脉冲φRFSH被提供到刷新地址发生电路113，并也作为多路复用器114的选择控制信号被提供。刷新地址发生电路113，根据单触发脉冲φRFSH的上升沿，输出将现在的计数值增加一个的值，多路复用器114选择刷新地址发生电路113的输出(刷新地址)，提供到行解码器102，行解码器102将刷新地址解码，驱动由解码的结果所选择字线的字驱动器(未图示)根据控制信号(单触发脉冲)RE被激活，和刷新地址对应的选择字线被激活。并且，接收单触发脉冲φRFSH的高电平的SR触发器112-1被复位，其输出Q被复位为低电平。
接着对片选信号/CS为低电平时、发生刷新请求的情况进行说明。刷新触发信号131变为激活(高电平)状态，SR触发器112-1的输出变为高电平，读写脉冲信号φR/W(控制信号132)是高电平，从而AND电路112-2变为低电平，单触发脉冲生成电路112-3的输出保持低电平，SR触发器112-1的输出Q保持高电平。此时，定期输出触发信号的刷新定时器111也可以将刷新触发信号131重置为非激活状态。
并且，在单元阵列100的读写访问结束(例如在读出时，读出数据被读出到数据I/O控制器电路105时)，读写脉冲信号φR/W从高电平下降到低电平时，AND电路112-2的输出变为高电平，单触发脉冲φRFSH被输出。接受其，图1的刷新地址发生电路113输出将现在的计数值增量一个值，多路复用器114选择刷新地址发生电路113的输出(刷新地址)，提供到行解码器102，行解码器102解码刷新地址，驱动由解码的结果所选择的字线的字驱动器(未图示)根据控制信号(单触发脉冲)RE被激活，和刷新地址对应的选择字线被激活。
并且，接收单触发脉冲φRFSH的SR触发器112-1的输出被重置，刷新脉冲φRFSH变为非激活状态。此外，为了确保单触发脉冲生成电路112-3的输出信号所必须的脉冲宽度，考虑到时间余裕从而通过延迟电路112-4进行规定时间的延迟，并提供到SR触发器112-1的复位端子R。当单触发脉冲的脉冲宽度有时间余裕时，也可省略延迟电路112-4。
这样，根据本实施例，为了使激活状态时的刷新在对单元阵列100进行完读写动作之后进行，在时间轴上进行排列。此外，图3所示的电路，为了说明的简便，以根据控制和读/写访问对应的字线的激活的读/写脉冲信号φR/W的值控制刷新为例进行了说明，但作为存储激活状态时发生的刷新请求并优先读/写访问的构成，当然也可以使用其他任意的控制信号、控制电路。
并且，在图3的电路中，当适用于非同步型的存储器时，也可以从页面模式的单元阵列中读出1页内的多个字数据后，在页面内按照地址顺序输出数据时进行刷新。
接着对本发明的其他实施例进行说明。图4是用于说明本发明其他实施例的动作的说明图。参照图4(A)，在本实施例中其构成是：当半导体存储装置从备用状态向激活状态转移时，当没有进行刷新时，存在读/写访问的情况下，直接执行。即，在本实施例中，片选信号/CS在时钟信号CLK的上升沿被检测出来，在时钟信号CLK的上升时序α1和α2所规定的期间内，片选信号/CS从高电平向低电平转移时，由刷新地址选择的字线不是激活期间的情况下，直接执行读写动作。
在本实施例中，不进行参照图6所说明的以下控制：在片选信号/CS从高电平向低电平转移后，经过规定的延迟时间后，进行读写动作。因此，可以实现访问的高速化。
另一方面，参照图4(B)，在本实施例中，片选信号/CS从高电平向低电平转移时，由刷新地址选择的字线被激活的情况下，使读/写访问在刷新动作结束前为止保持待机(WAIT)，并将WAIT信号作为激活在规定期间输出。
但是，如图4(A)所示，片选信号/CS从高电平向低电平转移时，即使有可能和内部刷新产生冲突，其概率也是非常低的，且半导体存储装置向激活状态转移时，输出WAIT信号，读/写访问发生延迟的概率是非常低的。因此根据本实施例，可以避免图6所示的现有的半导体存储装置中的性能恶化。
并且，在输入来自半导体存储装置的WAIT信号的CPU或者控制器中，通过WAIT信号进行对半导体存储装置的读/写访问的待机控制时，当片选信号/CS下降时，只要监视从半导体存储装置输出的WAIT信号即可，因此可以减轻负荷。并且，软件的开发也较为容易。
图5是进行图4所示的控制的时序控制器电路115(参照图1)的构成示意图。参照图5，时序控制器电路115具有在片选信号/CS(图1的寄存器107的输出信号)的下降沿对刷新脉冲信号φRFSH采样并输出的D寄存器电路115-1，以D寄存器电路115-1的输出信号137为输入的WAIT发生电路121，在D寄存器电路115-1的输出信号137为高电平时，输出规定的脉冲宽度的WAIT信号。
此外，在图4(B)所示的例子中其构成是：WAIT发生电路121将在时钟信号的上升沿为高电平的WAIT信号从该上升沿开始保持二个时钟周期期间的高电平，在下一个时钟的上升沿变为低电平，而在本发明中，WAIT信号的高电平期间当然并不仅限于二个周期。
在本实施例中，未图示的控制器在从半导体存储装置输出的WAIT信号被激活(置为有效)时，进行使读/写访问待机的控制。
和本实施例不同，在上述非专利文献2所述的现有的半导体存储装置中，例如如图7所示，其构成是：和片选信号CS(和图8的信号CE#对应)无关，在刷新期间(Refresh为高电平时)，WAIT信号以规定期间(例如二个时钟周期的期间)被输出。
由于当今的半导体装置的高集成化、组装高密度化，在片上系统(SOC)装置、CSP(芯片尺寸封装)、MCM(多晶片模组)等之中，很多情况下存储器设备和CPU等配置得非常靠近，因此当存储器设备为备用状态时，由于靠近的CPU的动作导致周围温度(动作温度)上升，DRAM存储阵列的刷新期间也随之变短。而根据本实施例，CPU或者控制器只在将片选信号/CS设定为低电平时监视WAIT信号即可，可以在减轻CPU负荷的同时进行精确的刷新控制。
并且在上述实施例中，针对时钟同步型、I/O共用的半导体存储装置进行了说明，当然也可以适用于QDR等I/O分离型的半导体存储装置。并且，也同样适用于非同步型、具有页面模式的用于携带的SRAM。
以上参照上述实施例对本发明进行了说明，但本发明并不限于上述实施例的构成，包括基于本发明原理的各种变形、修改。