在低电源电压下高速动作的静态型半导体存储装置 本发明涉及半导体存储装置，特别涉及即使在低电源电压下也可以高速并且稳定地动作的静态型半导体存储装置。更具体地说，涉及此静态型半导体存储装置的位线负载电路以及数据读出电路的构成。
图1是概略展示以往的半导体存储装置的主要部分的构成图。在图1中，该半导体存储装置包含：以多行多列配置的多个静态随机存取存储器单元(SRAM单元)SMC；多条字线WL，对应于存储器单元的各行配置，并与各自对应的行的SRAM单元SMC连接；多对位线BL、/BL，对应于SRAM单元SMC的各列配置，并与各自对应列的SRAM单元SMC连接。在图1中，展示了有代表性的2行2列的SRAM单元SMC。与各行对应地分别配设字线WL0以及WL1，与各列对应地配设位线对BL0、/BL1以及BL1、/BL2。
该半导体存储装置还包含：列选择门CG0、CG1…，其被设置成与位线对BLP0、BLP1、…对应，响应列选择信号Y0、Y1…，将对应的位线对连接到内部数据总线IOB；位线负载电路LK，其被设置成分别与位线BL0、/BL0，BL1、/BL1…分别对应，在等待(stand-by)周期时，保持各位线电位为电源电压Vcc电平，并且在数据读出时，限制对应的位线的振幅。列选择门CG0、CG1…地各门包含n沟道MOS晶体管T，其被连接在对应的位线对的各位线和内部数据总线之间，并且接收与该门对应的列选择信号。位线负载电路LK包含n沟道MOS晶体管Q，对应各位线设置，其栅以及漏极连接在电源节点上，并且源极和其对应的位线连接。内部数据总线IOB，与和外部进行数据接收发送的数据输入输出电路WRC结合。以下，参照图2所示的信号波形图说明图1所示的半导体存储装置的动作。
在时刻t0中，例如TTL电平的外部地址信号extAd变化，从未图示的地址输入缓冲器输出的内部地址信号intAd在时刻t1变化。半导体存储装置的内部信号的电平是MOS电平。根据该内部地址信号intAd，未图示的行译码电路进行译码动作，对于被地址指定的行的字线WL在时刻t2中被驱动到选择状态。与该选择字线电位上升的同时，非选择字线的电位降低，从选择状态移至非选择状态。在该字线选择动作的同时，根据内部地址信号intAd进行列选择动作，对于与已地址指定的列对应的位线对设置的列选择门响应列选择信号Y(Y0、Y1…)导通，被地址指定的位线对连接在内部数据总线IOB上。当字线WL向选择状态驱动时，在对应的位线对BLP(BLP0、BLP1…)上读出SRAM单元的存储数据，位线对上的电位变化经过导通状态的列选择门传递到内部数据总线IOB上，在时刻t3中，内部数据总线IOB的电位变化。
如果内部数据总线IOB的电位稳定，则包含在数据输入输出电路WRC中的读出放大器动作，放大内部数据总线IOB上的信号，接着，经过包含在数据输入输出电路WC中的输出缓冲器电路在时刻t5输出读出数据DOUT(DQ)。
该半导体存储装置，根据被赋予的地址信号静态地动作，通过读出存储在SRAM单元中的数据，就可以实现高速的数据读出(因为在存储器元件选择动作期间，不需要特意设置用于预充电信号线的等待周期)。
图3是展示图1所示的SRAM单元SMC的构成的一例的图。在图3中，SRAM单元SMC包含：驱动晶体管DTa以及DTb，用于在存储节点SNa以及SNb中存储数据而交叉结合；高电阻的负载元件Za以及Zb，用于将存储节点SNa以及SNb加载至电源电压Vcc电平；存取晶体管ATa以及ATb，用于响应字线WL上的信号电位，将存储节点SNa以及SNb分别连接到位线BL以及/BL。驱动晶体管DTa，其栅被连接在存储节点SNb，漏极被连接在存储节点SNa，其源被结合在接地节点上。驱动晶体管DTb，其栅被连接在存储节点SNa，漏极被连接在存储节点SNb上，源被结合在接地节点上。存取晶体管ATa以及ATb，例如由n沟道MOS晶体管构成，字线WL的电位为高电平(逻辑高电平)时导通。各个高电阻负载元件Za以及Zb例如由高电阻的多晶硅构成。以下，参照图4所示的信号波形图说明图3所示的SRAM单元的数据读出/写入动作。
如果选择字线WL，其电位上升，则存取晶体管ATa以及ATb变为导通状态，存储节点SNa以及SNb分别被连接在位线BL以及/BL。现在，考虑在存储节点SNa存储H电平的数据，在存储节点SNb保持L电平的数据的情况。位线BL以及/BL，由位线负载元件Q充电至Vcc-Vth的电压。在此，Vth表示位线负载晶体管Q的阈值电压。如果存储节点SNa是H电平，则其存储节点SNa的电压电平，由高电阻负载元件Za保持电源电压Vcc的电平，另一方面，存储节点SNb是接地电平，驱动晶体管DTa处于截止状态。因而，即使存储节点SNa经过存取晶体管ATa连接在位线BL，在位线BL中也没有电流流过，位线BL保持预充电电平Vcc-Vth的电平。另一方面，驱动晶体管DTb，靠该存储节点SNa的H电平数据处于导通状态，直流电流从位线负载晶体管Q经过存取晶体管ATb以及驱动晶体管DTb流到接地节点。该直流电流被称为列(column)电流，靠该电流，位线/BL的电平下降。位线/BL的电平，由位线负载晶体管Q的沟道电阻和存取晶体管ATb以及驱动晶体管DTb的沟道电阻的电阻比例确定。由此，位线/BL的电平，与预充电电压Vcc-Vth相比，也只下降被称为位线振幅的电压ΔV。位线BL以及/BL的电压差ΔV，被传递到图1所示的内部数据总线IOB，由包含在数据输入输出电路WRC中的读出放大器放大后进行数据读出。当1个存储周期结束时，字线WL的电位降到L电平，存取晶体管ATa以及ATb变为截止状态，存储节点SNa以及SNb从位线BL以及/BL断开。存储节点SNb的电平在存取时上升，但是当存取晶体管ATb变为截止状态时，再次由驱动晶体管DTb驱动该存储节点SNb至接地电平。位线/BL的电压Vcc-Vth-ΔV，再次由位线负载晶体管Q上升至原来的预充电电压Vcc-Vth电平。
在数据写入时，与数据读出时一样，选择字线WL，分别将存储节点SNa以及SNb连接到位线BL以及/BL。在位线BL以及/BL的一方有列(column)电流流过，该一方的位线电位下降。在该状态中，靠包含在图1所示的数据输入输出电路WRC中的写入驱动，位线BL以及/BL，分别与写入数据对应地被驱动至预充电电压Vcc-Vth电平以及接地电压Vss电平。写入驱动的输出信号的H电平，即使是电源电压Vcc电平，也由于列选择门CG的阈值电压下降，H电平的位线的电压是预充电电压Vcc-Vth。在此，假设列选择门的晶体管T和位线负载晶体管Q的阈值电压大小相同。
图5是针对1个位线BL(或/BL)展示列(column)电流流经的通路的图。在电源节点和位线BL(/BL)之间连接位线负载晶体管Q。在位线BL和接地节点之间相互串联地连接存取晶体管AT以及驱动晶体管DT。在等待周期时，存取晶体管AT以及驱动晶体管DT是截止状态，位线负载晶体管Q，将位线BL(或/BL)保持在Vcc-Vth的电位。在此，位线BL(/BL)，其列选择门CG是截止状态，通过位线负载晶体管Q连接在电源节点上。
在存储单元选择时，存取晶体管AT以及驱动晶体管DT同时变为导通状态(驱动晶体管DT的栅电压成为H电平)。这时，列(column)电流从电源节点经过晶体管Q、AT以及DT向接地节点流过。设位线负载晶体管Q的沟道电阻为Rq，存取晶体管AT的沟道电阻为Ra，驱动晶体管DT的沟道电阻为Rd。这时，位线BL的电压由下式给出。
Vcc-Vth-Vcc·Rq/(Ra+Rd+Rq)
尽可能使位线振幅ΔV增大是正确地读出数据所必须的。但是，如果电源电压Vcc的电平降低，则该位线振幅ΔV(上式的第3项)减小，读出放大器容限(margin)减小，从而产生难于正确地读出存储单元数据的问题。
另外，在数据写入动作时，被驱动至L电平的位线的电位，只用由该n沟道MOS晶体管构成的位线负载晶体管Q预充至预充电电压Vcc-Vth电平。为了快速进行数据写入动作后以及读出动作后的位线的预充电，希望增加该位线负载晶体管Q的尺寸(沟道宽度)，并增大该电流驱动力。如果该位线的预充电期(恢复期)加长，则不能高速地进行下一次的存取，另外，有可能在位线上产生数据冲突。如果加大该位线负载晶体管Q的尺寸，使其电流驱动力增大，则靠存取晶体管AT以及驱动晶体管DT的沟道电阻值Ra以及Rd，该列(column)电流流过的位线的L电平的电压上升。因而，有不能在位线BL以及/BL之间生成充分大的电压差，且不能正确地进行读出动作的可能性。另外，在不到这种状态，电流驱动力稍微增大的情况下，至充分的读出电压(位线振幅)生成之前需要时间，读出放大器的激活定时延迟，有不能高速存取的可能性。
另外，在如此增大位线负载晶体管的电流驱动力的情况下，在数据写入时，当写入驱动动作后，由于L电平的位线被驱动到接地电压，因此，从电源节点经过位线负载晶体管以及写入驱动器流过的直流电流增大，存在消耗电流增加的问题。
本发明的目的在于：提供一种即使在低电源电压下，也可以稳定并且高速地进行数据的写入/读出的半导体存储装置。
本发明的另一目的在于：提供一种可以高速进行位线的预充电的半导体存储装置。
本发明的再一目的在于：提供一种不增加消耗电流，在低电源电压下也可以高速动作的半导体存储装置。
涉及本发明的半导体存储装置，包含在数据写入时被置于非导通状态，并且在数据读出时，其电流驱动力比等待时还小的位线负载元件。各个位线负载元件，包含相互并联连接的p沟道MOS晶体管和n沟道MOS晶体管。
在数据写入时，通过使该位线负载元件处于非导通状态，就可以截断列(column)电流的流经通路，防止在数据写入时产生直流电流。另外，在数据读出时，由于使该位线负载元件的电流驱动力比等待时还小，因此可以使在数据读出时的L电平的电压充分的低。由于p沟道MOS晶体管在数据写入时以及数据读出时都处于截止状态，所以可以使该沟道宽度(沟道宽度和沟道长度的比)增大，可以高速地进行数据写入时以及读出后的位线恢复。另外，即使在低电源电压下，也可以使位线负载元件的电流供给能力充分的小，即使在低电源电压下也可以实现充分大的位线振幅。
图1是概略地展示以往的半导体存储装置的阵列部分的构成图。
图2是展示以往的半导体存储装置的数据读出时的动作的信号波形图。
图3是展示以往的半导体存储装置的存储单元的构成的一例的图。
图4是展示以往的半导体存储装置的数据读出以及写入动作的信号波形图。
图5是展示在以往的半导体存储装置中的数据读出时的位线的等效电路图。
图6是概略地展示作为本发明的一实施例的半导体存储装置的整体构成的图。
图7是展示图6所示的半导体存储装置的动作的信号波形图。
图8是概略地展示图6所示的半导体存储装置的主要部分的构成图。
图9是概略地展示图8所示的位线负载控制信号发生部分的构成图。
图10是展示图8所示的半导体存储装置的动作的信号波形图。
图11是展示图8所示的SRAM元件构成的一例的图。
图12A～图12C是概略地展示在本发明的一实施例中的位线负载元件的开关动作的图。
图13是概略地展示图6所示的主控制电路的构成的图。
图14是概略的展示图6所示的半导体存储装置的第2实施例的构成图。
图15是展示图14所示的半导体存储装置的动作的时间图。
图16是展示图6所示的写入/读出电路的构成的一例的图。
图17是展示图16所示的写入/读出电路的动作的时间图。
图18是概略地展示图16所示的读出放大器激活信号发生部分的构成图。
图19是展示图6所示的写入/读出电路的第2构成的图。
图20是展示图19所示的读出电路的动作的时间图。
图21是展示图6所示的写入/读出电路的读出部分的第3构成的图。
图22是展示图21所示的读出电路的动作的时间图。
图23是概略地展示图21所示的读出放大器补偿指示信号发生部分的构成图。
图24是展示图6所示的写入/读出电路的数据读出部分的第4构成的图。
图25是展示图24所示的半导体存储装置的数据读出动作的时间图。
图26是概略地展示图6所示的输入输出电路的输出电路部分的构成图。
图27是概略地展示与图6所示的半导体存储装置的数据写入有关的部分的构成图。
图6是概略地展示根据本发明的实施例的半导体存储装置的总体构成的方框图。在图6中，半导体存储装置包含：存储单元阵列1，其具有排列成矩阵形的多个静态型存储单元；行地址缓冲器2，其处理从外部赋予的行地址信号生成内部行地址信号；行选择电路3，其译码来自行地址缓冲器2的内部行地址信号，将与被存储单元阵列1的地址指定的行对应配置的字线驱动到选择状态；列地址缓冲器4，缓冲处理来自外部的列地址信号生成内部列地址信号；列选择电路5，用于译码来自列地址缓冲器4的内部列地址信号，将被存储单元阵列1的地址指定的列驱动到选择状态。存储单元阵列1包含：字线，其对应于存储单元的各行配置；位线对，对应于存储单元的各列配置。行选择电路3包含：行译码器，译码内部行地址信号；字线驱动电路，用于将根据来自该行译码器的译码信号被地址指定的行配置的字线驱动到选择状态。列选择电路5包含：译码电路，其译码来自列地址缓冲器4的内部列地址信号，生成选择对应地址指定的列配置的位线的列选择信号。
半导体存储装置还包含：多路转换器6，其根据来自列选择电路5的列选择信号，选择与存储单元阵列1的被地址指定的列对应的位线对；位线负载电路7，分别设置存储单元阵列1的各位线，并与动作模式相应地设定位线电位。该位线负载电路7，其构成在以后详细地说明，但在等待状态时，将各位线预充电至电源电压Vcc的电平，在数据写入时，被设置在非激活状态，另外在数据读出时，将其电流供给能力设置为充分的小，通过对应动作模式调整位线负载电流7的电流供给量，即使在低电源电压下，也将位线振幅设定在最适宜的电平，以保证高速并且稳定的动作。
半导体存储装置还包含：写入/读出电路8，其经过多路转换器6与存储单元阵列1的选择列结合，进行数据的写入/读出；输入输出电路9，其在该写入/读出电路8和外部之间进行数据信号的发送接收。写入/读出电路8，在数据写入时，根据从输入输出电路9赋予的数据生成互补的数据，经过多路转换器6将互补的数据传递到选择列的位线对。在数据读出时，写入/读出电路8，放大经过该多路转换器6读出的存储单元数据后传给输入输出电路9。
半导体存储装置还包含：主控制电路10，其接收对应来自行地址缓冲器2以及列地址缓冲器4的地址信号和从输入输出电路9赋予的输入数据以及从外部赋予的写入使能信号/WE生成的内部写入指示信号WEi，在这些接收到的信号变化时，在规定期间输出(激活)字线激活信号WLE以及读出放大器激活信号SE；写入/读出控制电路11，其接收字线激活信号WLE以及来自外部的写入使能信号/WE，生成内部写入指示信号WEi并且控制写入/读出电路8以及输入输出电路9的动作；位线负载控制电路12，其根据字线激活信号WLE以及内部写入指示信号WEi控制位线负载电路7。
以下，参照图7简单地说明有关图6所示的半导体存储装置的动作。
如果地址信号变化，主控制电路10，检测出该地址信号的变化，从时刻t0开始在规定期间维持字线激活信号WLE在激活状态。根据该地址信号，选择电路3以及列选择电路5进行行以及列选择动作，在位线BL以及/BL上读出选择存储单元的数据。在数据写入时，在时刻t1，来自外部的写入使能信号/WE变成激活状态，指示数据写入，相应地来自写入/读出控制电路11的内部写入指示信号WEi上升至H电平。根据该内部写入指示信号WEi的激活，写入/读出电路8，经过多路转换器6在存储单元阵列1的选择列上写入数据。
如果字线激活信号WLE在时刻t2未被激活，则选择字线的电压被驱动到非选择状态，另外，列选择电路5也未被激活，多路转换器6变为非导通状态。在该状态下，在存储单元阵列1中，用位线负载电路7将各位线预充电至规定的电压(电源电压)的电平。
如果在时刻t3地址信号再次变化，则字线激活信号WLE上升至H电平，在位线BL以及/BL上读出选择存储单元数据。内部写入指示信号WEi是L电平，指定数据读出方式，从该字线激活信号WLE上升开始，经过规定期间后，读出放大器激活信号SE在规定期间被置于激活状态，写入/读出电路8经过该多路转换器6放大读出的选择存储单元数据，给予输入输出电路9。输入输出电路9，缓冲处理给予的数据，生成外部读出数据。
如果字线驱动信号WLE被激活，则位线负载电路7，在位线负载控制电路12的控制下，使其电流驱动力减小。在数据写入时，实际上是在向存储单元写入来自写入/读出电路8的写入数据期间，即在字线激活信号WLE和内部写入指示信号WEi同时变为激活状态期间，位线负载电路7处于非活性状态。因而，此时，从位线负载电路向写入/读出电路8流过直流电流的通路被切断，消耗电流降低。如果字线驱动信号WLE未被激活，则使位线负载电路7的驱动力增大。因而，各位线可以在高速状态下预充电至预充电电压的电平，可以在高速状态下进行位线电位的恢复。
在数据读出时，根据字线激活信号WLE的激活，使位线负载电路7的电流驱动力减小。因而，即使在低电源电压下，也可以使位线的低电平电位充分低，即使在低电源电压下，也可以实现充分大小的位线振幅。
因而，在图1所示的构成中，通过根据动作方式调整位线负载电路7的电流驱动力，即使在低电源电压下，也可以以低消耗电流并且高速、稳定地进行存储单元数据的读出。以下，说明各部分的构成。
[存储器阵列的构成]
图8是展示图6所示的半导体存储装置的存储器阵列1以及其外围电路部分的构成图。在图8中，展示配置成2行2列的SRAM单元SMC的一例。与SRAM单元SMC的各行对应地配设字线WL0以及WL1，与SRAM单元SMC的各列对应地配设位线对BLP0以及BLP1。位线对BLP0具有位线BL0以及/BL0，位线对BLP1，具有位线BL1以及/BL1。
多路转换器6具有，分别与位线对BLP0以及BLP1对应地设置的，响应列选择信号Y0以及Y1导通，将对应的位线对BLP0以及BLP1连接到内部数据总线8a上的列选择门CG0以及CG1。各个列选择门CG0以及CG1包含：CMOS传输门TMa，其响应互补列选择信号Y(Y0、Y1)以及/Y(/Y0、/Y1)导通，将对应的位线BL(BL0、BL1)连接到内部数据总线8a的总线8aa；CMOS传输门TMb，其响应互补列选择信号Y以及/Y导通，将对应的位线/BL(/BL0、/BL1)连接到内部数据总线8a的总线8ab。通过利用CMOS传输门TMa以及TMb作为列选择门，与将位线BL以及/BL的H电平设定为电源电压Vcc的电平，另外与1个MOS晶体管构成的列选择门相比，可以用其大的电导，高速地进行选择位线和内部数据总线8a之间的数据信号的发送接收。
在内部数据总线8a上设置，响应字线激活信号WLE的非激活，将内部数据总线8aa以及8ab预充电至电源电压Vcc电平的IO线负载电路8b。该IO线负载电路8b具有，在字线激活信号WLE的非激活时导通，向内部数据总线8aa以及8ab传输电源电压Vcc的p沟道MOS晶体管Pa以及Pb。
位线负载电路7包含位线负载元件7a，其分别对应于位线BL以及/BL设置，响应控制信号ΦNZ以及字线激活信号WLE控制电流驱动力(电导)。位线负载元件7a包含：n沟道MOS晶体管NQ，其在控制信号ΦNZ的H电平时导通，向对应的位线BL或/BL提供电流；p沟道MOS晶体管，其在字线激活信号WLE的非激活时导通，从电源节点向对应的位线BL或/BL提供电流。使n沟道MOS晶体管NQ的电流供给能力充分的小。图9是展示产生控制信号ΦNZ的位线负载控制电路12的构成图。在图9中，位线负载控制电路12包含：倒相器12a，使来自图6所示的主控制电路10的字线激活信号WLE反转；NOR电路12b，接收内部写入指示信号/WEi和倒相器12a的输出信号；倒相器12c，使NOR电路12b的输出信号反转，生成控制信号ΦNZ。内部写入指示信号/WEi，通过缓冲处理从外部赋予的写入指示信号/WE生成。因而，该控制信号ΦNZ，当字线激活信号WLE处于H电平，字线处于选择状态，并且内部写入指示信号/WEi处于L电平，在向选择存储单元进行数据写入时，变为L电平，将位线负载元件7a的n沟道MOS晶体管NQ驱动到截止状态。在字线激活信号WLE处于H电平期间，位线负载元件7a的p沟道MOS晶体管PQ处于截止状态。因而，当在数据写入时向选择存储单元写入数据时，位线负载元件7a的MOS晶体管NQ以及PQ同时变为截止状态，只有选择位线对接收写入数据，剩余的非选择位线对的各位线接收对应的存储单元的数据，接收低电平数据的位线的电平稍微下降。以下，参照图10所示的动作波形图说明图3所示的半导体存储装置的动作。
首先，说明写入动作。如果检测出响应外部写入指示信号/WE或输入数据信号Din的信号变化而被激活的信号DTD或外部地址信号的变化产生的地址变化检测信号ATD的至少一方被激活，则字线激活信号WLE在规定期间被驱动到H电平的激活状态。在图10中展示如果地址信号变化，则响应该地址变化，在规定期间字线激活信号WLE被激活的动作方式的一例。根据外部地址信号，进行字线选择，另外靠列选择电路的译码动作，列选择信号Y变化。对应于选择列设置的位线对经过对应的列选择门CG(CG0或CG1)连接到内部数据总线8a。当字线激活信号WLE处于H电平的激活状态，并且内部写入指示信号/WEi处于H电平的状态时，控制信号ΦNZ处于H电平，在位线负载元件7a中，n沟道MOS晶体管NQ处于导通状态。另一方面，响应字线激活信号WLE的激活，位线负载元件7a的p沟道MOS晶体管PQ变为截止状态。使n沟道MOS晶体管NQ的电流驱动力(尺寸：沟道宽度)充分地小。另外，响应该字线激活信号WLE的激活，不激活IO线负载电路8b，向内部数据总线8aa以及8ab的电源电压Vcc电平的预充电停止。因而，在数据写入方式时，在实际的数据写入前，包含在位线负载元件7a中的n沟道MOS晶体管NQ处于导通状态，位线负载元件7a的p沟道MOS晶体管PQ以及IO线负载电路8b的p沟道MOS晶体管Pa以及Pb变为截止状态。
如果外部写入指示信号/WE变为L电平的激活状态，相应地内部写入指示信号/WEi变为L电平，则控制信号ΦNZ变为L电平，位线负载元件7a的n沟道MOS晶体管NQ变为截止状态。因而，在数据写入时，位线负载电路的MOSNQ以及PQ和IO线负载电路8b的p沟道MOS晶体管Pa以及Pb全部变为截止状态，变为保持各自配线的寄生电容中被充电电荷的状态。响应该内部写入指示信号/WEi的激活，包含在图6所示的写入/读出电路8中的写入驱动被激活，根据输入信号向选择位线对BLP写入数据。这时，在内部数据总线8a中，内部数据总线8aa以及8ab，响应写入数据被驱动到电源电压Vcc电平以及接地电压Vss电平。内部数据总线8aa以及8ab上的信号电位，经过对应选择列设置的列选择门CG传输到选择位线对BLP上。经过包含在列选择门中的CMOS传输门TMa以及TMb，向选择位线对写入数据。在图10中，作为一例，读出了H电平的数据的位线维持电源电压Vcc的H电平，另一方面，读出了L电平信号的位线被驱动到接地电平。在该数据写入时，位线负载元件7a处于非导通状态，另外IO线负载电路8b也处于非激活状态，没有直流电流流过。
如果字线激活信号WLE未被激活而变为L电平，写入动作结束，则控制信号ΦNZ变为H电平，位线负载元件7a的MOS晶体管NQ以及PQ同时变为导通状态，另外IO线负载电路8b的p沟道MOS晶体管Pa以及Pb也变为导通状态。这时，选择字线被驱动到非选择状态。因而，接地电压的传输L电平数据的位线以及内部数据总线被高速地预充电至电源电压Vcc的电平。
以下，说明数据读出动作。在数据读出时，外部写入指示信号/WE维持H电平，控制信号ΦNZ维持H电平。因而，包含在位线负载元件7a中的n沟道MOS晶体管NQ维持导通状态。如果地址信号变化，并且字线激活信号WLE被激活，则位线负载元件7a的p沟道MOS晶体管PQ和IO负载电路8b的p沟道MOS晶体管Pa以及Pb变为截止状态。在该状态中，各位线通过位线负载元件7a的n沟道MOS晶体管NQ连接到电源节点。在连接在选择字线上的存储单元中，读出H电平数据的位线保持电源电压Vcc的电平。另一方面，读出L电平数据的位线，由于通过位线负载元件7a的n沟道MOS晶体管NQ流过列电流，所以其电压变为Vcc-Vth-ΔV。这里，Vth表示包含在位线负载元件7a中的n沟道MOS晶体管NQ的阈值电压。显现在该位线上的电压，通过包含在被选择出的列选择门中的CMOS传输门TMa以及TMb传输到内部数据总线8a。CMOS传输门TMa以及TMb，并不伴随阈值电压损失传输电压。因而，在内部数据总线8a中，传输H电平数据后的总线，维持电源电压Vcc的电平，另一方面，读出了L电平数据的内部数据总线，被驱动到Vcc-Vth-ΔV的电压水平。接着，该内部数据总线8a，被包含在图6所示的写入/读出电路8中的读出放大器放大后进行数据读出。
当字线激活信号WLE变为L电平，选择字线被驱动到非选择状态，数据读出动作结束时，包含在位线负载元件7a中的p沟道MOS晶体管PQ和包含在IO线负载电路8b中的p沟道MOS晶体管Pa以及Pb变为导通状态，位线以及内部数据总线被高速地预充电至电源电压Vcc的电平。
图11是展示图6所示的SRAM单元SMC的构成的一例的图。在图11中，该SRAM单元SMC包含：驱动晶体管DTa以及DTb，其为了保持存储节点SNa以及SNb的数据而交叉结合；存取晶体管ATa以及ATb，响应字线WL上的信号将存储节点SNa以及SNb分别连接到位线BL以及/BL；p沟道MOS晶体管PUa以及PUb，其为了使存储节点SNa以及SBb的电压预先上升而交叉结合。
图11所示的SRAM单元SMC，与图3所示的高电阻负载型SRAM单元的不同点是，代替高电阻负载元件使用p沟道MOS晶体管PUa以及PUb。在保持H电平的数据的存储节点上连接门的预充电晶体管变为接通状态，电路通路被截断。因而，与用高电阻负载型SRAM元件的情况相比，可以减少消耗电流。该预充电晶体管PUa以及PUb，例如也可以用薄膜晶体管(TFT)构成。另外，在本发明中，也可以使用图3所示的高电阻负载型SRAM元件。
图12A是展示字线激活信号WLE在非激活状态下的位线的电压水平的图。当字线激活信号WLE为L电平的非激活状态时，包含在位线负载元件7a中的MOS晶体管PQ以及NQ都处于导通状态，位线被预充电至电源电压Vcc的电平。在该状态中，内部数据总线也被预充电至电源电压Vcc的电平。
接着，如图12B所示，当字线激活信号WLE变为H电平，并且内部写入指示信号/WEi为H电平时，在位线负载元件7a中，只有n沟道MOS晶体管NQ变为导通状态。另一方面，在存储单元中，将L电平数据传输到位线上的存取晶体管AT以及驱动晶体管DT变为导通状态。因而，在该状态中，位线的电压的水平由于列电流而降低至Vcc-Vth-ΔV的电压水平。在该位线负载元件7a中，将n沟道MOS晶体管NQ保持在导通状态是因为在位线上读出的低电平电压Vcc-Vth-ΔV降低，从而防止位线振幅增大的缘故(如果位线振幅增大，则读出结束后的电源电压Vcc电平的预充电动作，即恢复变差)。n沟道MOS晶体管NQ只是为了防止位线的低电平电压水平下降，因而其电流驱动力(尺寸：沟道宽度)可以充分地小。因而，这时，可以防止大的列电流流过，并且可以得到充分大的位线振幅。
接着，如图12C所示，如果字线激活信号WLE变为H电平，并且内部写入指示信号/WEi变为L电平时，向存储单元写入数据。在该状态下，位线负载元件7a处于非激活状态，位线从电源节点分离。向位线传输来自写入驱动器的接地电压Vss，通过存取晶体管AT由驱动晶体管DT将存储节点保持在节点电压的电平上。
当数据写入结束时，移至图12所示的状态，位线负载元件7a的MOS晶体管PQ以及NQ同时变为导通状态。通过加大p沟道MOS晶体管PQ的尺寸，就可以高速地将该接地电压Vss电平驱动到电源电压Vcc的电平。在数据写入时，通过使该位线负载元件7a在非激活状态，就可以切断数据写入时的直流电流。另外，在位线负载元件7a中，p沟道MOS晶体管PQ，是为了位线电压恢复而使用的，在数据读出时以及写入时，由于被驱动至截止状态，因此，该p沟道MOS晶体管PQ，无助于列电流。因而，可以加大该p沟道MOS晶体管PQ的尺寸(电流驱动力)，可以在不增加消耗电流下高速读出数据以及高速恢复写入结束后的位线电压。另外，即使在低电源电压下，也可以通过减小位线负载元件的n沟道MOS晶体管NQ的尺寸，增大位线读出振幅，可以确保进行正确的数据读出。
图13是概略地展示图6所示的主控制电路的字线激活信号发生部分的构成图。在图13中，主控制电路10包含：检测外部写入指示信号/WE的变化的信号变化检测电路10a；检测输入数据Din的变化的数据变化检测电路10b；接收信号变化检测电路10a以及数据变化检测电路10b的输出信号的OR电路10c；检测来自外部的地址信号Ad的变化的地址变化检测电路10d；接收来自OR电路10c的数据变化检测信号DTD以及来自地址变化检测电路10d的地址变化检测信号ATD的OR电路10e；根据OR电路10e的输出信号产生字线激活信号WLE的字线激活信号发生电路10f。变化检测电路10a、10b以及10d，用公知的电路构成，例如，对于1个信号，由延迟电路和接收与该延迟电路输出对应的信号的EXOR电路构成。当检测出多个信号变化时，通过求一致检测电路(EXOR)的输出信号的OR生成变化检测信号。
OR电路10c，在数据写入/读出方式变更时，或输入数据变化时，将数据变化检测信号DTD在规定期间驱动到激活状态。地址变化检测电路10a，响应地址变化，在规定期间将地址变化检测信号ATD驱动成激活状态(在图13中，用H电平表示激活状态)。因而，OR电路10e，当数据变化检测信号DTD以及地址变化检测信号ATD的至少一方变为激活状态时，将其输出信号驱动到激活状态的H电平。字线激活信号发生电路10f，例如由下降延迟电路构成，通过放大OR电路10e的输出信号的脉冲幅宽，激活字线驱动信号WLE。由此，在地址变化时或数据写入时，当输入数据变化时，在规定期间字线激活信号WLE被驱动到激活状态。
[存储器阵列的构成2]
图14是展示根据本发明的实施例的存储器阵列的第2构成的图。在图14所示的构成中，在位线负载电路7中，对于每对位线对BLP0以及BLP1，设置在字线激活信号WLE的非激活时变为导通状态的平衡用的p沟道MOS晶体管7b。另外，在IO线负载电路8b中，设置在字线激活信号WLE的非激活时变为导通状态，将内部数据总线8aa以及8ab电短路的平衡用的p沟道MOS晶体管Pc。其它构成与图8所示的构成相同，在对应的部分上赋予相同的参照号。在图14所示的构成中，如果字线激活信号WLE从激活状态变为非激活状态，则平衡用的p沟道MOS晶体管7b以及Pc变为导通状态，可以高速地将L电平的位线以及内部数据总线驱动到电源电压Vcc的电平。接着，参照图15所示的信号波形图说明图14所示的半导体存储装置的动作。
首先，说明数据写入动作。和前面图8所示的构成相同，在字线处于选择状态期间，即，字线驱动信号WLE在H电平期间，包含在位线负载元件7a中的p沟道MOS晶体管PQ和包含在IO线负载电路8b中的p沟道MOS晶体管Pa以及Pb处于截止状态。这时，位线平衡用的p沟道MOS晶体管7b以及内部数据总线平衡用的p沟道MOS晶体管Pc也处于截止状态。如果写入指示信号/WE(/WEi)变为L电平，则包含在位线负载元件中的n沟道MOS晶体管NQ也变为截止状态。读出H电平数据的位线(在图15中是位线BL)保持电源电压Vcc，读出L电平数据的位线(在图15中是位线/BL)的电压下降。接着，根据写入数据Di，写入驱动器动作，位线/BL的电压被驱动至接地电压的L电平。另一方面，位线BL处于电源电压Vcc(H电平数据的写入动作)。
如果字线激活信号WLE被驱动到L电平的非激活状态，数据写入结束，则控制信号ΦNZ上升到H电平，包含在位线负载元件7a中的p沟道MOS晶体管PQ以及n沟道MOS晶体管NQ和包含在IO线负载电路8b中的p沟道MOS晶体管Pa以及Pb变为导通状态。由此，处于L电平的位线/BL以及内部数据总线8ab的电压高速地升高到电源电压Vcc的电平。这时，平衡用的MOS晶体管7b以及Pc变为导通状态，使位线BL以及/BL电短路，并且使内部数据总线8aa以及8ab电短路。因而，L电平的位线以及内部数据总线8ab分别从H电平的位线BL以及内部数据总线8aa提供电荷，高速地升高至该电压的水平。由此，在位线BL以及/BL和内部数据总线8aa以及8ab的电压分别相等后，达到电源电压Vcc的水平。因而，通过使用该平衡用的MOS晶体管7b以及Pc，就可以更高速地预充电至电源电压Vcc的电平。
以下，说明数据读出动作。在该数据读出时，在字线WLE的激活状态期间，p沟道MOS晶体管PQ、Pa、Pb以及Pc和7b都处于截止状态。在该状态中，位线BL的电压成为电源电压Vcc的电平，另一位线/BL成为电压Vcc-Vth-ΔV的电平。如果字线驱动信号WIE变为非激活状态，数据读出结束，则这些p沟道MOS晶体管PQ、Pa、Pc以及7b都变为导通状态。因而，由于H电平的位线BL以及L电平的位线/BL和H电平的内部数据总线8aa以及L电平的内部数据总线8ab分别被电短路，所以L电平的位线/BL以及内部数据总线8ab的电压更高速地上升，高速地被预充电至电源电压Vcc的电平。
因而，如图14所示，通过在位线对以及内部数据总线中设置平衡用的晶体管，就可以更高速地进行数据读出动作结束时以及写入结束后的恢复。
[写入/读出电路的构成]
图16是展示包含在图6所示的写入/读出电路8中的读出电路的构成图。该写入/读出电路8，包含外放大内部数据总线8aa以及8ab上的信号I/O以及I/OZ的交叉耦合(cross couple)型读出放大器8c。交叉耦合(cross couple)型读出放大器8c还包含：p沟道MOS晶体管P1，连接在电源节点和输出节点NDb之间，并且其栅连接在输出门NDa；p沟道MOS晶体管P2，连接在电源节点和输出节点NDa之间，并且其栅连接在输出节点NDb上；n沟道MOS晶体管N1以及N3，在输出节点NDb和接地节点之间串联连接；n沟道MOS晶体管N2以及N4，在输出节点NDa和接地节点之间相互串联连接。n沟道MOS晶体管N1以及N2的栅，分别被连接在内部数据总线8aa以及8ab上。向n沟道MOS晶体管N3以及N4的栅传输读出放大器激活信号SE1。
该交叉耦合(cross couple)型读出放大器8c进一步还包含：p沟道MOS晶体管P3，连接在电源节点和输出节点NDb之间，并且其栅连接在输出节点NDb上；p沟道MOS晶体管P4，连接在电源节点和输出节点NDa之间，并且其栅连接在输出节点NDa上；p沟道MOS晶体管P5以及P6，其在读出放大器驱动信号SE1的非激活时，变为导通状态，将输出节点NDb以及NDa预充电至电源电压Vcc的电平。p沟道MOS晶体管P1以及P2，将栅以及漏极交叉耦合，差动放大输出节点NDa以及NDb的电压电平。
IO线负载电路8b，以及相对存储器阵列1的各位线设置的位线负载电路的构成，与图14所示的构成相同，设置有位线平衡晶体管以及内部数据总线平衡晶体管。以下，参照图17所示的信号波形图说明图16所示的交叉耦合型读出放大器的动作。
交叉耦合型读出放大器8c的动作是在数据读出时，内部写入指示信号/WEi(外部写入指示信号/WE)保持H电平。
如果地址信号Ad变化，则字线激活信号WLE在规定期间被驱动到H电平的激活状态，另外，根据该被赋予的地址信号Ad，将选择被地址指定的列的列选择信号Y驱动到激活状态。靠该字线激活信号WLE，被地址指定的行的存储单元的数据被读出到对应的位线BL以及/BL上，接着，通过包含在多路转换器6中的导通状态的列选择门，传输到内部数据总线8aa以及8ab上。内部数据总线8aa以及8ab的电位I/O以及I/OZ，至此被预充电至电源电压Vcc，如果传输来自选择位线BL以及/BL电压Vcc以及Vcc-Vth-ΔV，则根据传输的位线的电位，其电压水平变化。在读出放大器激活信号SE1的非激活状态中，p沟道MOS晶体管P5以及P6是导通状态，输出信号SA1以及/SA1，被预充电至电源电压Vcc的电平。另外，n沟道MOS晶体管N3以及N4处于截止状态，在该交叉耦合型读出放大器8c中，截断从电源节点到接地节点的电流通路，读出动作尚未进行。
如果读出到内部数据总线8aa以及8ab上的数据信号I/O以及I/OZ的差比较大，则读出放大器激活信号SE1在规定期间被驱动到激活状态的H电平。由于内部数据总线8aa以及8ab的电压水平比较高，所以在该交叉耦合型读出放大器8c中，n沟道MOS晶体管N1以及N2的电导大，使输出节点NDa以及NDb的电压水平暂时下降。该输出节点NDa以及NDb的电压水平的下降速度，由于内部读出数据信号I/O以及I/OZ的电压不同而相应的不同。现在，假设内部读出数据信号I/O是电源电压Vcc电平，内部读出数据信号I/OZ是L电平的电压Vcc-Vth-ΔV的电平。在该状态下，输出节点NDb通过MOS晶体管N1以及N3迅速地放电，来自输出节点NDb的信号/SA1的电压水平下降。另一方面，通过n沟道MOS晶体管N2以及N4流过的电流更小，来自输出节点NDa的信号SA1的电压的下降速度迟缓。如果输出节点NDb的电压下降，则首先p沟道MOS晶体管P2变为导通状态，向输出节点NDa提供电流，使输出节点NDa的信号SA1的电压水平上升。随着该输出节点NDa的电压水平上升，p沟道MOS晶体管P1维持截止状态，来自输出节点NDb的信号/SA1向L电平下降。另一方面，来自输出节点NDa的信号SA1，被p沟道MOS晶体管P2拉起(pull-up)，恢复到H电平。在该状态中，MOS晶体管P3以及P4具有拉起元件的功能，控制信号/SA1下降至接地电压Vss电平，另外，来自输出节点的信号SA1的电平，被该晶体管P4保持在Vcc-Vth的电压水平。由于p沟道MOS晶体管P3以及P4的拉起功能，使交叉耦合的p沟道MOS晶体管P1～P2的闩锁状态减弱，使输出节点的NDa以及NDb的恢复时间缩短。
当数据读出结束，读出放大器激活信号SA1向L电平下降时，n沟道MOS晶体管N3以及N4变为截止状态，p沟道MOS晶体管P5以及P6变为导通状态，来自输出节点NDa以及NDb的信号SA1以及/SA1，再次被驱动到电源电压Vcc水平。
接着，字线激活信号WLE变为L电平的非激活状态，存储单元阵列1的位线BL以及/BL和内部数据总线8aa以及8ab高速地恢复到电源电压Vcc的水平。
由于使用该交叉耦合型读出放大器8c，即使在内部数据总线8aa以及8ab(位线BL以及/BL)的电位差小的情况下，也可以高速地准确地进行读出动作。这是因为，被交叉耦合的p沟道MOS晶体管P1以及P2的反馈动作是负反馈动作，输出节点NDa以及NDb的电压差被高速放大的缘故。在使用了电流镜型电路的情况下，比较级的n沟道MOS晶体管，为了在栅接收比较高电压水平的信号，具有大的电导，比较大的电流在电流镜级的主动级以及从属级两者中流过。因而，在使用了电流镜型差动放大器时，在内部数据总线8aa以及8ab的信号I/O以及I/OZ的电压水平同时高的情况下，电流镜型放大电路的增益下降，不能进行高速且正确的放大动作(这是因为动作区域从电流型读出放大器的灵敏度最好的区域(触发区域)偏离的缘故)。由于使用该交叉耦合型读出放大器8c，即使在将内部数据总线8aa以及8ab预充电至电源电压Vcc后，信号电平变化，且其变化幅度小的情况下，也可以高速并且准确地进行放大动作(被交叉耦合的p沟道MOS晶体管的一方维持截止状态)。
另外，在是电流镜型差动放大器的构成时，电流镜级的主要晶体管被二极管连接，被该二极管连接的MOS晶体管的漏极端的电压振幅小。因而，在使用了电流镜型差动放大器的情况下，很难生成差动信号对。但是，如图16所示，由于使用交叉耦合型读出放大器，因此可以生成具有比较大的信号振幅的差动信号对。
如上所述，通过如图16所示在读出电路中使用交叉耦合型读出放大器，就可以确实地放大小信号振幅，生成差动信号对。
图18是概略地展示产生读出放大器激活信号的电路的构成图。该读出放大器激活信号发生部分，包含在图6所示的主控制电路10中。在图18中，读出放大器激活信号发生部分包含：延迟电路10g，将字线激活信号WLE延迟规定时间；单触发脉冲发生电路10h，响应延迟电路10g的输出信号的上升产生具有规定的时间幅度的单触发脉冲信号。
在图18所示的构成中，字线激活信号WLE被置于激活状态，在内部数据总线上传输存储单元数据后，延迟电路10g的输出信号上升，来自单触发脉冲发生电路10h的读出放大器激活信号SE1在规定期间被驱动到H电平。通过调整延迟电路10g的延迟时间，就可以在向内部数据总线上传输存储单元数据并且内部数据总线上的电压差未充分大时激活读出放大器。
[读出电路的构成2]
图19是展示读出电路的第2构成的图。在该19图所示的构成中，读出电路包含电流镜型差动放大器8d以及8e，其差动放大交叉耦合型读出放大器8c的输出信号SA1以及/SA1，并转换成CMOS电平的信号。电流镜型差动放大器8d包含：p沟道MOS晶体管P7，其被连接在电源节点和节点NDc之间，响应读出放大器激活信号/SA1的激活(L电平)导通；p沟道MOS晶体管P8以及p沟道MOS晶体管N5，在节点NDc和接地节点之间相互串联连接；p沟道MOS晶体管P9以及n沟道MOS晶体管N6，在节点NDc和接地接地之间相互串联连接。p沟道MOS晶体管P8，其栅接收交叉耦合型读出放大器8c的输出信号/SA1，p沟道MOS晶体管P9，其栅接收交叉耦合型读出放大器8c的输出信号SA1。n沟道MOS晶体管N5以及N6的栅被连接在n沟道MOS晶体管的漏极节点NDd上。
电流镜型差动放大器8e包含：p沟道MOS晶体管P10，其被连接在电源节点和节点NDe之间，并且响应读出放大器激活信号/SE1的激活导通；p沟道MOS晶体管P11以及n沟道MOS晶体管N7，在节点NDe和接地节点之间串联连接；p沟道MOS晶体管P12以及n沟道MOS晶体管N8，在节点NDe和接地节点之间串联连接。p沟道MOS晶体管P11，其栅接收交叉耦合型读出放大器8c的输出信号/SA1，p沟道MOS晶体管P12，其栅接收交叉耦合型读出放大器8c的输出信号SA1。n沟道MOS晶体管N7以及N8的栅被连接在n沟道MOS晶体管N7的漏极节点NDf。
在电流镜型差动放大器8d以及8e中，p沟道MOS晶体管P7以及P10作为电流源晶体管起作用，p沟道MOS晶体管P8以及P9和p沟道MOS晶体管P11以及P12，分别构成差动放大器，n沟道MOS晶体管N5以及N6和n沟道MOS晶体管N7以及N8，分别构成电流镜级。以下，参照图20所示的波形图说明图19所示的读出电路的动作。
在数据读出时，字线激活信号WLE被驱动到激活状态，另外，对应选择列的列选择信号Yi按照地址信号被驱动到激活状态，位线BL以及/BL的数据被传输到内部数据总线8aa以及8ab。接着，读出放大器激活信号SE1被驱动到激活状态，交叉耦合型读出放大器8c进行读出动作，生成互补输出信号SA1以及/SA1。这一连串动作，与前面图16所示的读出动作相同。
当读出放大器激活信号/SE1是H电平时，在电流镜差动放大器8d以及8e中，不存在电流通路，内部节点处于高阻抗状态的未接地的状态。如果读出放大器激活信号SE1变为H电平，相应地读出放大器激活信号/SE1变为激活状态的L电平，电流镜型差动放大器8d以及8e开始差动放大动作。现在，假设信号SA1为H电平，信号/SA1为L电平。在电流镜型差动放大器8d中，p沟道MOS晶体管P8大体保持截止状态，另一方面，p沟道MOS晶体管P9变为导通状态，向n沟道MOS晶体管N6提供电流。n沟道MOS晶体管N5以及N6，构成电流镜电路，当两者的尺寸相同时，这些MOS晶体管N5以及N6流过同样大小的电流。因而，至此，处于高阻状态的信号SA2，被迅速放电至接地电压Vss。另一方面，在电流镜型差动放大器8e中，信号/SA1大致处于电源电压Vcc电平(准确地说是Vcc-Vth的电压电平)，p沟道MOS晶体管P11大体处于截止状态，另一方面，p沟道MOS晶体管P12变为导通状态。因而，由于构成电流镜级的n沟道MOS晶体管N7以及N8没有电流流过，所以，信号/SA2被p沟道MOS晶体管P12驱动至电源电压Vcc。由此，可以生成CMOS电平的互补信号SA2以及/SA2。
由于由中间电压电平的互补信号SA1以及/SA1形成该CMOS电平的互补信号SA2以及/SA2，所以可以稳定地读出数据。
接着，如果经过规定时间，则读出放大器激活信号SE1下降至L电平，另外读出放大器激活信号/SE1变为H电平，读出动作结束，信号SA1以及/SA1，恢复到电源电压Vcc电平，另外信号SA2以及/SA2也恢复到高阻状态。
[读出电路的构成3]
图21是展示读出电路第3构成的图。在图21中，展示了包含在读出电路中的交叉耦合型读出放大器8c的构成。图21所示的交叉耦合型读出放大器8c与图16所示的交叉耦合型读出放大器8c的不同点在于：设置有用于在读出动作开始时对输出节点NDa以及NDb补偿规定时间的n沟道MOS晶体管N9。其它构成相同，在对应的部分上赋予相同的参照号并省略其说明。
以下，参照图22所示的信号波形图说明图21所示的读出电路的动作。在数据读出时，地址信号Ad变化，字线激活信号WLE被激活规定时间，选择存储单元的数据，被传输到内部数据总线8aa以及8ab。这些动作与图16所示的读出电路的动作相同。如果读出放大器激活信号SE1变为激活状态，则向输出节点NDa以及NDb预充电电源电压Vcc电平结束，另一方面，n沟道MOS晶体管N9变为导通状态，输出节点NDa以及NDb电短路。随着传输到内部数据总线8aa以及8ab上的信号，n沟道MOS晶体管N1以及N2的电导急速增大，来自该输出节点NDa以及NDb的信号SA1以及/SA1暂时下降至低电平，接着，靠该补偿动作，输出节点NDa以及NDb的电压电平被p沟道MOS晶体管P1以及P2的一方缓慢引下。如果该读出放大器补偿指示信号SEQ变为L电平的非激活状态，则输出节点NDa以及NDb被断路。在该状态中，内部数据总线8aa以及8ab的电压差被充分放大，交叉耦合型读出放大器8c，按照该内部数据总线8aa以及8ab上的信号电压电平，正确地进行读出动作，将信号SA1以及/SA1驱动到H电平以及L电平。
即，当读出放大器激活信号SE1在激活状态时，MOS晶体管N1以及N2，在其栅接收比较高的电压电平信号，由于电导大，因此急速地使输出节点NDa以及NDb的电压电平下降。这时，在内部数据总线8aa以及8ab的电压差小的情况下，有可能输出相反数据。该相反数据由于MOS晶体管P1以及P2和N1以及N2的阈值电压的偏离，还由于急速的放电动作而产生。在产生一次反向数据后，输出正规的数据时，至正规数据输出需要时间，不能进行高速读出。特别是由于反向数据在设置于下一段的电流镜型差动放大器中被进一步放大，因此，从该电流镜型差动放大器输出反向数据的时间变长，不能进行高速读出。但是，在该读出动作开始时，通过将补偿用的n沟道MOS晶体管N9设置成导通状态，将输出节点NDa以及NDb的电压水平设置成相同，防止输出反向数据，在内部数据总线8aa以及8ab上的内部读出信号I/O以及I/OZ的电压差变为充分大的状态下，开始读出动作，就可以不产生反向数据而正确地生成内部读出数据信号SA1以及/SA1。
图23是展示读出补偿指示信号发生部分的构成的图。该读出补偿指示信号发生部分包含在图6所示的主控制电路10中。在图23中，读出补偿指示信号发生部分包含单触发脉冲发生电路10i，产生对应读出放大器激活信号SE的上升变为规定时间H电平的激活状态的单触发脉冲。该单触发脉冲发生电路10i，通过使用包含延迟电路和逻辑门的公知的构成实现。由于利用该单触发脉冲发生电路10i，因此，在读出放大器被激活时，可以将读出放大器指示信号SEQ在规定期间驱动到H电平的激活状态。
如上所述，在该交叉耦合型读出放大器的读出动作开始时，由于输出节点在规定期间被短路，所以可以防止在读出动作开始时输出反向数据，可以高速且正确地进行数据的读出。
[读出电路的构成4]
图24是展示读出电路的第4构成的图。在图24所示的构成中设置有：n沟道MOS晶体管N10以及N11，在读出放大器驱动信号/SE1的非激活时(H电平)，将电流镜型差动放大器8d以及8e的输出节点驱动到接地电压电平；补偿元件CQ，响应读出放大器补偿指示信号SEQ以及/SEQ，将电流镜型差动放大器8d以及8e的输出节点短路。其它构成与前面的图19以及21所示的构成相同，在对应的部分上赋予相同的参照号并省略其详细说明。
补偿元件CQ包含：n沟道MOS晶体管，响应读出放大器指示信号SEQ的激活变为导通状态；p沟道MOS晶体管，响应读出放大器指示信号/SEQ的激活(L电平)变为导通状态。以下参照图25所示的动作波形图说明图24所示的读出电路的动作。
地址信号Ad变化，字线激活信号WLE在规定期间变为激活状态，接着列选择信号Yi被驱动到激活状态，选择列的存储单元数据经过位线BL以及/BL传输到内部数据总线8aa以及8ab。该动作与图21所示的读出电路的动作相同。在交叉耦合型读出放大器8c中，响应该读出放大器激活信号SE1的激活，在规定期间补偿该输出节点后开始读出动作，以谋求防止反向数据的发生。
另一方面，即使在电流镜型差动放大器8d以及8e中，也在读出放大器激活信号/SE1为H电平时，将这些电流镜型差动放大器8d以及8e的输出信号SA2以及/SA2保持在接地电压电平。因而，该电流镜型差动放大器8d以及8e的输出信号SA2以及/SA2，接地电压电平变为动作开始的电压电平。接着，如果读出放大器驱动信号SE1被激活，则MOS晶体管N10以及N11变为截止状态。另一方面，补偿元件CQ，用该补偿指示信号SEQ以及/SEQ，在电流镜型差动放大器8d以及8e的动作开始时的规定期间，将输出信号SA2以及/SA2保持在相同电压电平。在该状态中，交叉耦合型读出放大器8c的输出信号同时下降至低电平，电流镜型差动放大器8d以及8e的输出信号SA2以及/SA2的电压水平缓慢上升。
如果经过规定时间，读出补偿指示信号SEQ以及/SEQ变为非激活状态，则该交叉耦合型读出放大器8c的输出信号SA1以及/SA1，其电压电平被高速地驱动至H电平以及L电平。相应的，即使在电流镜型差动放大器8d以及8e中，也差动放大该信号SA1以及/SA1，高速地将信号SA2以及/SA2驱动至电源电压Vcc电平以及接地电压Vss电平。
在该电流镜型差动放大器8d以及8e的输出节点上，设置下拉用的n沟道MOS晶体管N10以及N11，在读出放大器驱动信号/SE1为H电平时，将电流镜型差动放大器8d以及8e的输出节点保持在接地电压电平。由此，电流镜型差动放大器8d以及8e的输出节点变为高阻状态，其电压电平变动，在动作开始时的电压电平并不变动，可以正确地进行数据的读出。另外，由于用补偿元件CQ，在读出动作开始时规定期间补偿输出信号SA2以及/SA2，因而在交叉耦合型读出放大器8c的输出信号SA1以及/SA1的电压电平相同时，可以防止输出反向数据，可以高速且正确地读出数据。
由于使用图24所示的读出电路，即使在低电源电压下，并且即使在内部数据总线8aa以及8ab上信号的电压差小的情况下，也可以正确并且高速地读出数据。
进而，在图24所示的构成中，为了补偿交叉耦合型读出放大器8c的输出节点，使用了1个n沟道MOS晶体管N9，另一方面，为了补偿电流镜型差动放大器8d以及8e的输出节点，使用了COMS传输门。这是因为，对于1个交叉耦合型读出放大器，设置补偿元件的配置面积少，另一方面，在电流镜型差动放大器中，由于对于2个电流镜型差动放大器，设置1个补偿元件，因此其配置面积有富余的缘故。因而，当面积有富余的情况下，即使在交叉耦合型读出放大器8c中，也可以用CMOS传输门作为输出节点的补偿元件。可以使电导比使用CMOS传输门时大，可以实现正确的补偿。
如上所述，通过将该交叉耦合型读出放大器以及电流镜型差动放大器的输出节点分别预充电至电源电压Vcc以及接地电压Vss电平，就可以将动作开始时的电压电平设置为一定，可以进行正确的读出动作。另外，通过在读出动作开始时规定期间补偿输出节点，就可以防止输出反向数据，可以进行高速的数据读出。
[输入输出电路的构成]
图26是展示图6所示的输出电路9的输出电路的构成的图。在图26中，输出电路包含：NAND电路9a，接收来自读出放大器激活信号SE1以及电流镜型差动放大器8e的输出信号/SA2；NAND电路9b，接收读出放大器驱动信号SE1和电流镜型充电放大器8d的输出信号SA2；倒相器9c，接收NAND电路9b的输出信号；p沟道MOS晶体管9以及9e，在电源节点和接地节点之间相互串联连接。将NAND电路9a的输出信号给予p沟道MOS晶体管9d的栅，将倒相器9c的输出信号给予n沟道MOS晶体管9e的栅。
在该图26所示的输出电路的构成中，来自电流镜型差动放大器8d以及8e的输出信号SA2以及/SA2是CMOS电平。当读出放大器激活信号SE1是L电平的非激活状态时，NAND电路9a的输出信号变为H电平，倒相器9c的输出信号变为L电平，MOS晶体管9d以及9e同时处于截止状态，输出节点保持高阻抗状态。
如果读出动作开始，读出放大器激活信号SE1被驱动到激活状态，则随着信号SA2以及/SA2生成输出数据Dout(或DQ)。当信号SA2是H电平时，倒相器9c的输出信号变为H电平，另一方面，NAND电路9a的输出信号变为H电平，输出数据Dout变为L电平。相反，当信号SA2为L电平时，倒相器9c的输出信号变为L电平，另一方面，NAND电路9a的输出信号变为L电平，输出数据Dout变为电源电压Vcc电平的H电平。
即使将读出放大器激活信号SE1传输给数据输出电路，在电流镜型差动放大器的输出节点被补偿期间，信号SA1以及/SA2也同时为L电平，MOS晶体管9d以及9e同时为截止状态，在此期间保持高阻抗状态，防止反向数据的输出。也可以向数据输出电路传输读出放大器补偿结束后变为激活状态的信号。
图27是展示数据写入部分构成的图。在图27中，该写入路径包含：输入缓冲器9f，响应内部写入指示信号/WEi的激活而被激活，缓冲处理来自外部的输入数据Din；写入驱动器8w，响应来自与数据变化检测信号DTD的激活相应地在规定期间被激活的写入脉冲发生器11a的写入脉冲信号WB，根据来自输入缓冲器9f的写入数据生成互补写入数据D以及/D。输入缓冲器9f包含在输入输出电路9中，写入驱动器8w包含在写入/读出电路8中(参照图6)。写入脉冲发生器11a，包含在图6所示的写入/读出控制电路11中。
在图27所示的构成中，如果检测出来自输入缓冲器9f的写入数据变化，则来自写入脉冲发生器11a的写入驱动脉冲WD在规定期间被驱动到H电平，写入驱动电路8w生成互补写入数据D以及/D。由此，可以防止反向数据被传输到内部数据总线，可以对应来自外部的写入数据，确实地驱动内部数据总线以及位线对。
在上述半导体存储装置中，对于存储单元阵列1，设置有1个交叉耦合型读出放大器。存储单元阵列1在多个列单位上被分割成列组，在各列组上设置交叉耦合型读出放大器，也可以在多个交叉耦合型读出放大器上共同地设置电流镜型差动放大器。这种情况下，根据列组指定信号和读出放大器驱动信号，只激活对于选择列组设置的交叉耦合型读出放大器。
另外，数据的输入输出不是1位，可以是多位并列进行。对于各位，设置此前所述的写入/读出电路，与此同时，同时选择多位线对。
如上所述，如果按照本发明，则由于作为各位线的负载元件在动作方式中使用调整其电流驱动力的CMOS构成的负载元件，因此，即使在低电源电压下，也可以形成充分的位线振幅，读出正确的数据，另外，在数据写入时，可以防止产生直流电流，可以实现低电流消耗。
另外，通过将数据读出的读出放大器设置为交叉耦合型读出放大器，就可以高速地放大微小的电位，生成互补信号对。通过进一步用电流镜型差动放大器放大该交叉耦合型读出放大器的输出信号，就可以正确地生成CMOS电平的信号对。
进而，通过在读出动作开始时在规定期间用这些读出放大器在指定期间补偿差动放大器的输出节点，就可以防止输出相反数据，可以进行稳定且高速的数据读出。进而，由于将读出放大器以及差动放大器的输出节点预充电至规定电压电平，因此通常在动作开始时的电压电平相同，并不由不稳定的电压电平进行读出动作，可以进行正确的数据读出动作。