具有第一、第二、和第三值的占空比检测器.pdf

一种包括第一电路的占空比检测器，配置为接收包括第一电平和第二电平的时钟周期。该第一电路配置为基于第一电平长度获得第一值以及基于第二电平长度获得第二和第三值。将第一值与第二以及第三值相比较以确定时钟周期的占空比范围。

权利要求书
1、  一种占空比检测器，包括：
第一电路，配置为接收包括第一电平和第二电平的时钟周期并基于第一电平长度获得第一值以及基于第二电平长度获得第二和第三值，其中将第一值与第二和第三值相比较以确定所述时钟周期的占空比范围。

2、  根据权利要求1所述的占空比检测器，其中所述第一电路包括开关，所述第一电路配置为选通所述时钟周期并将选通的时钟周期提供给所述开关以调整流经所述开关的电流从而获得第一值。

3、  根据权利要求1所述的占空比检测器，其中所述第一电路包括开关，所述第一电路配置为选通所述时钟周期并将选通的时钟周期提供给所述开关以调整流经所述开关的电流从而获得第二值和第三值中的至少一个。

4、  根据权利要求1所述的占空比检测器，其中所述第一电路包括：
配置为具有第一电容值的第一电容器；
配置为具有第二电容值的第二电容器；和
配置为具有第三电容值的第三电容器，其中第一电容值介于第二电容值和第三电容值之间。

5、  根据权利要求4所述的占空比检测器，其中所述第一电路配置为基于第一电平长度调整第一电容器的电流以获得第一值。

6、  根据权利要求4所述的占空比检测器，其中所述第一电路配置为基于第二电平长度调整第二电容器和第三电容器的电流以获得第二值和第三值。

7、  根据权利要求4所述的占空比检测器，其中所述第一电路配置为将第一电容器和第二电容器以及第三电容器充电到充电值，并且基于第一电平长度将第一电容器放电到第一值，基于第二电平长度将第二电容器放电到第二值，基于第二电平长度将第三电容器放电到第三值。

8、  根据权利要求1所述的占空比检测器，包括第二电路，所述第二电路配置为比较第一值和第二值并比较第一值和第三值，以提供指示占空比范围的逻辑信号。

9、  根据权利要求8所述的占空比检测器，其中所述第二电路包括：
配置为接收第一值和第二值以提供第一输出信号的第一比较器；
配置为接收第一值和第三值以提供第二输出信号的第二比较器；和
配置为接收第一输出信号和第二输出信号以提供指示所述占空比范围的逻辑信号的逻辑门。

10、  一种随机存取存储器，包括：
配置为接收时钟信号并提供指示所接收的时钟信号的占空比范围的输出信号的检测器，其中所述检测器包括：
第一电路，配置为基于所述时钟信号的第一电平调整电流以获得第一值并基于所述时钟信号的第二电平调整电流以获得第二值和第三值；及
第二电路，配置为比较第一值和第二值、比较第一值和第三值以提供所述输出信号。

11、  根据权利要求10所述的随机存取存储器，其中所述第二电路配置为指示第一值处于三个占空比范围中的一个，所述三个占空比范围包括介于第二值和第三值之间的第一占空比范围、小于第一占空比范围的第二占空比范围和大于第一占空比范围的第三占空比范围。

12、  根据权利要求10所述的随机存取存储器，其中第一电路包括：
配置为具有第一电容值的第一电容器；
配置为具有第二电容值的第二电容器；和
配置为具有第三电容值的第三电容器，其中第一电容值介于第二电容值和第三电容值之间。

13、  根据权利要求12所述的随机存取存储器，其中第一电路包括：
配置为由所述时钟信号的第一电平控制的第一开关；
配置为由所述时钟信号的第二电平控制的第二开关；和
配置为由所述时钟信号的第二电平控制的第三开关，其中第一开关调整第一电容器的电流以得到第一值，第二开关调整第二电容器的电流以得到第二值，第三开关调整第三电容器的电流以得到第三值。

14、  一种占空比检测器，包括：
用于接收包括第一电平和第二电平的时钟信号的装置；
用于基于第一电平长度获得第一值的装置；
用于基于第二电平长度获得第二值的装置；
用于基于第二电平长度获得第三值的装置；和
用于将第一值与第二值以及第三值相比较以提供指示所述时钟周期的占空比范围的输出信号的装置。

15、  根据权利要求14所述的占空比检测器，其中用于比较的装置包括：
用于比较第一值和第二值的装置；
用于比较第一值和第三值的装置；和
基于第一值和第二值的比较结果以及第一值和第三值的比较结果提供所述输出信号的装置。

16、  根据权利要求14所述的占空比检测器，其中用于获得第一值的装置包括：
用于选通所接收的时钟信号的装置；和
用于基于选通的时钟信号和第一电平长度来调整电流的装置。

17、  根据权利要求14所述的占空比检测器，其中用于获得第二值的装置和用于获得第三值的装置包括：
用于选通所接收的时钟信号的装置；和
用于基于选通的时钟信号和第二电平长度来调整电流的装置。

18、  根据权利要求14所述的占空比检测器，其中用于获得第一值的装置和用于获得第二值的装置以及用于获得第三值的装置，包括：
用于对电容器充电的装置；和
用于基于第一电平和第二电平的长度对电容器放电的装置。

19、  一种用于检测占空比的方法，包括：
接收包括第一电平和第二电平的时钟信号；
基于第一电平长度获得第一值；
基于第二电平长度获得第二值；
基于第二电平长度获得第三值；和
将第一值与第二值以及第三值相比较以提供指示所述时钟周期的占空比范围的输出信号。

20、  根据权利要求19所述的方法，其中比较第一值包括：
比较第一值与第二值以获得第一结果；
比较第一值与第三值以获得第二结果；和
提供基于第一结果和第二结果的输出信号。

21、  根据权利要求19所述的方法，包括：
提供指示第一值处于三个占空比范围中的一个的输出信号，所述三个占空比范围包括：
介于第二值和第三值之间的第一占空比范围；
小于第一占空比范围的第二占空比范围；和
大于第一占空比范围的第三占空比范围。

22、  根据权利要求19所述的方法，其中获得第一值包括：
选通所接收的时钟信号；
将第一电容器充电到充电值；和
基于选通时钟信号中的第一电平长度对第一电容器放电。

23、  根据权利要求22所述的方法，其中：
获得第二值包括：
对第二电容器充电；和
基于所述选通时钟信号中的第二电平的长度对第二电容器放电；和
获得第三值包括：
对第三电容器充电；和
基于所述选通时钟信号中的第二电平长度对第三电容器放电。

说明书具有第一、第二和第三值的占空比检测器
技术领域
本发明涉及具有第一、第二和第三值的占空比检测器。
背景技术
许多数字电路接收时钟信号来运行。接收时钟信号来运行的一种电路类型是存储电路，例如动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)或双数据速率同步动态随机存取存储器(DDR-SDRAM)。在以高频运行的存储电路中，重要的是具有大约50％占空比的时钟信号。这为存储电路在用于传送数据的时钟周期的高电平阶段(highlevel phase)和低电平阶段(low level phase)提供近似等量的时间，例如将上升沿数据锁存到存储电路以及锁存来自存储电路的下降沿数据。
通常，时钟信号由例如晶体振荡器的振荡器和时钟电路提供。振荡器和时钟电路通常提供不具有50％占空比的时钟信号。例如，时钟信号可以具有45％占空比，其中高电平阶段是一个时钟周期的45％而低电平阶段是时钟周期剩下的55％。为了校正或改变时钟信号的占空比，占空比检测器能够指示时钟信号的占空比，并且占空比检测器的输出能够被提供给将时钟信号校正为具有大约50％占空比的时电路。
由于这些和其他原因需要本发明。
发明内容
本发明的一个方面提供一种包括第一电路的占空比检测器，配置为接收包括第一电平和第二电平的时钟周期。该第一电路配置为获得基于第一电平长度的第一值并获得基于第二电平长度的第二和第三值。将第一值与第二以及第三值相比较以确定时钟周期的占空比范围。
图1是说明根据本发明的电子系统的一个实施例的方框图。
图2是说明根据本发明的占空比检测器的一个实施例的方框图。
图3是说明阶段长度(phase length)检测电路的一个实施例的图。
图4是说明比较器电路的一个实施例的图。
图5是说明根据本发明的占空比检测器的一个实施例的操作的时序图。
在下面的详细描述中，对附图进行参考，附图构成本文的一部分，在附图中示出可实现本发明的具体实施例。在这点上，参考所描述的附图的方向来使用例如“上”、“下”、“前”、“后”、“前向的”、“背向的”等的方向术语。由于本发明实施例的组成部分能够在多个不同的方向，因此使用方向术语的目的在于说明而决不是限制。应当理解，可以采用其他的实施例，并且可以改变结构或逻辑而不脱离本发明的范围。因此，下面的详细描述并不是用于限定，并且本发明的范围由所附权利要求来定义。
图1是说明根据本发明的电子系统20的一个实施例的方框图。电子系统20包括主机22和存储电路24。主机22经由存储通信路径26电耦合到存储电路24。主机22可以是任何适合的电子主机，例如包括微处理器或微控制器的计算机系统。存储电路24可以是任何适合的存储器，例如采用时钟信号来运行的存储器。在一个实施例中，存储电路24包括随机存取存储器，例如动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)或双数据速率同步动态随机存取存储器(DDR-SDRAM)。
存储电路24包括在30接收时钟信号CLK和在32接收反相时钟信号bCLK的占空比检测器28。在30的时钟信号CLK是在32的反相时钟信号bCLK的倒置。在一个实施例中，占空比检测器28在30接收来自主机22经由存储通信路径26的时钟信号CLK和/或在32接收来自主机22经由存储通信路径26的反相时钟信号bCLK。在其他实施例中，占空比检测器28在30接收来自任何适合设备(例如存储电路24或适合的外部存储电路24的一部分的专用时钟电路)的时钟信号CLK和/或在32接收来自任何适合设备(例如存储电路24或适合地外部存储电路24的一部分的专用时钟电路)的反相时钟信号bCLK。
占空比检测器28提供在34的OUTPUT1和在36的OUTPUT2的两个输出信号来指示在30的时钟信号CLK的占空比范围。占空比检测器28提供在34的OUTPUT1和在36的OUTPUT2的两个输出信号来指示在30的时钟信号CLK的占空比是否在占空比范围内、大于占空比范围或小于占空比范围。占空比检测器28将在34的OUTPUT1和在36的OUTPUT2的两个输出信号提供给在30的时钟信号CLK和在32的反相时钟信号bCLK的源。诸如作为存储电路24或外部存储电路24的一部分的主机22或专用时钟电路的源校正在30的时钟信号CLK和在32的反相时钟信号bCLK，以使占空比在占空比范围内。在一个实施例中，占空比范围集中在50％占空比。
图2是说明根据本发明的占空比检测器28的一个实施例的方框图。占空比检测器28包括阶段长度检测电路52和比较器电路54。阶段长度检测电路52经由比较器通信路径56电耦合到比较器电路54。
阶段长度检测电路52在58接收时钟信号CLK并在60接收反相时钟信号bCLK，并且通过比较器通信路径56提供三个值给比较器电路54。在58的时钟信号CLK是在60的反相时钟信号bCLK的倒置。三个值中的一个表示在58的时钟信号CLK的一个阶段的长度而三个值中的其他两个表示在58的时钟信号CLK的其他阶段。
比较器电路54接收三个值并将表示在58的时钟信号CLK的一个阶段的长度的一个值与其他两个值中的每一个作比较。比较器电路54提供在62的OUTPUT1和在64的OUTPUT2的输出信号，以指示在58的时钟信号CLK的占空比范围。
图3是说明阶段长度检测电路52的一个实施例的图。阶段长度检测电路52在102接收时钟信号CLK并在104和106接收反相时钟信号bCLK。在102的时钟信号CLK是在104和106的反相时钟信号bCLK的倒置。阶段长度检测电路52提供108处的电压值VA、110处的电压值VB和112处的电压值VC给比较器电路，例如比较器电路54(图2所示的)。
阶段长度检测电路52包括第一阶段长度检测器114、第二阶段长度检测器116和第三阶段长度检测器118。第一阶段长度检测器114在102接收时钟信号CLK，并提供表示在102的时钟信号CLK的高电平阶段长度的在108处的电压值VA。第二阶段长度检测器116在104接收反相时钟信号bCLK，并提供一个表示在104的反相时钟信号bCLK的高电平阶段长度(这是在102的时钟信号CLK的低电平阶段长度)的在110处的电压值VB。第三阶段长度检测器118在106接收反相时钟信号bCLK，并提供另一个表示在106的反相时钟信号bCLK的高电平阶段长度(这是在102的时钟信号CLK的低电平阶段长度)的在112处的电压值VC。在其它实施例中，第一阶段长度检测器114能够接收反相时钟信号bCLK，而第二和第三阶段长度检测器116和118能够接收时钟信号CLK。
第一阶段长度检测器114包括位于120的第一电容器C1、第一开关晶体管122、第一偏置晶体管124、第一逻辑门126和第一复位晶体管128。第一开关晶体管122和第一偏置晶体管124是N-沟道金属氧化物半导体(NMOS)晶体管，而第一复位晶体管128是P-沟道金属氧化物半导体(PMOS)晶体管。此外，第一逻辑门126是与门。在其他实施例中，第一开关晶体管122、第一偏置晶体管124和第一复位晶体管128可以是任何适合类型的晶体管，第一逻辑门126可以是任何适合的逻辑门。
第一复位晶体管128的漏源极通道的一端在130电耦合到电源VCC，并且第一复位晶体管128的漏源极通道的另一端在108电耦合到第一开关晶体管122的漏源极通道的一端和位于120的第一电容器C1的一端。第一开关晶体管122的漏源极通道的另一端在132电耦合到第一偏置晶体管124的漏源极通道的一端。第一偏置晶体管124的漏源极通道的另一端在134电耦合到基准例如地，并且位于120的第一电容器C1的另一端在134电耦合到基准。
第一逻辑门126在102接收时钟信号CLK并在136接收选通信号GATE1。第一逻辑门126的输出在138电耦合到第一开关晶体管122的栅极。此外，第一复位晶体管128的栅极在140接收低态有效复位信号bRESET，并且第一偏置晶体管124的栅极在142接收偏置电压VBIAS。
在102的时钟信号CLK和在136的选通信号GATE1被提供给第一逻辑门126。如果在136的选通信号GATE1是低逻辑电平，则第一逻辑门126的输出是处于使第一开关晶体管122截止的低逻辑电平。第一开关晶体管122截止时，在140提供处于低电压电平的复位信号bRESET，以使第一复位晶体管128导通并将位于120的第一电容器C1充电到高电压电平。在140复位信号bRESET被转换为高电压电平，从而使第一复位晶体管128截至并停止向位于120的第一电容器C1充电。此外，偏置电压VBIAS在142被提供给第一偏置晶体管124的栅极，以便向第一偏置晶体管124加偏压从而导通电流。
为在102的时钟信号CLK的一个或多个高电平阶段提供在136的处于高逻辑电平的选通信号GATE1。在136的选通信号GATE1处于高逻辑电平时，第一逻辑门126的输出按照102的时钟信号CLK。如果在102的时钟信号CLK处于高逻辑电平，则第一逻辑门126的输出处于高逻辑电平从而使第一开关晶体管122导通，并且电流通过第一开关晶体管122和第一偏置晶体管124流向在134的基准。位于120的第一电容器C1在第一开关晶体管122导通时放电，并且在108的电压值VA表示在102的时钟信号CLK的高电平阶段的长度。
第二阶段长度检测器116包括位于144的第二电容器C2、第二开关晶体管146、第二偏置晶体管148、第二逻辑门150和第二复位晶体管152。第二开关晶体管146和第二偏置晶体管148是NMOS晶体管而第二复位晶体管152是PMOS晶体管。此外，第二逻辑门150是与门。在其他实施例中，第二开关晶体管146、第二偏置晶体管148和第二复位晶体管152可以是任何适合类型的晶体管，第二逻辑门150可以是任何适合的逻辑门。
第二复位晶体管152的漏源极通道的一端在130电耦合到电源VCC，并且第二复位晶体管152的漏源极通道的另一端在110电耦合到第二开关晶体管146的漏源极通道的一端和位于144的第二电容器C2的一端。第二开关晶体管146的漏源极通道的另一端在154电耦合到第二偏置晶体管148的漏源极通道的一端。第二偏置晶体管148的漏源极通道的另一端在134电耦合到基准，并且位于144的第二电容器C2的另一端在134电耦合到基准。
第二逻辑门150在104接收反相时钟信号bCLK并在156接收选通信号GATE2。第二逻辑门150的输出在158电耦合到第二开关晶体管146的栅极。此外，第二复位晶体管152的栅极在140接收低态有效复位信号bRESET，第二偏置晶体管148的栅极在142接收偏置电压VBIAS。
在104的反相时钟信号bCLK和在156的选通信号GATE2被提供给第二逻辑门150。如果在156的选通信号GATE2处于低逻辑电平，则第二逻辑门150的输出是使第二开关晶体管146截止的低逻辑电平。第二开关晶体管146截止时，在140提供处于低电压电平的复位信号bRESET，以使第二复位晶体管152导通并将位于144的第二电容器C2充电到高电压电平。在140的复位信号bRESET被转换为高电压电平，从而使第二复位晶体管152截止并停止向位于144的第二电容器C2充电。此外，偏置电压VBIAS在142被提供给第二偏置晶体管148的栅极，以便向第二偏置晶体管148加偏压从而导通电流。
为在104的反相时钟信号bCLK的一个或多个高电平阶段提供在156的处于高逻辑电平的选通信号GATE2。在156的选通信号GATE2处于高逻辑电平时，第二逻辑门150的输出按照104的反相时钟信号bCLK。如果在104的反相时钟信号bCLK处于高逻辑电平，则第二逻辑门150的输出处于高逻辑电平从而使第二开关晶体管146导通。电流通过第二开关晶体管146和第二偏置晶体管148流向在134的基准。位于144的第二电容器C2在第二开关晶体管146导通时放电，并且在110的电压值VB表示在104的反相时钟信号bCLK的高电平阶段(这是在102的时钟信号CLK的低电平阶段)的长度。
第三阶段长度检测器118包括位于160的第三电容器C3、第三开关晶体管162、第三偏置晶体管164、第三逻辑门166和第三复位晶体管168。第三开关晶体管162和第三偏置晶体管164是NMOS晶体管而第三复位晶体管168是PMOS晶体管。此外，第三逻辑门166是与门。在其他实施例中，第三开关晶体管162、第三偏置晶体管164和第三复位晶体管168可以是任何适合类型的晶体管，第三逻辑门166可以是任何适合的逻辑门。
第三复位晶体管168的漏源极通道的一端在130电耦合到电源VCC，并且第三复位晶体管168的漏源极通道的另一端在112电耦合到第三开关晶体管162的漏源极通道的一端和位于160的第三电容器C3的一端。第三开关晶体管162的漏源极通道的另一端在170电耦合到第三偏置晶体管164的漏源极通道的一端。第三偏置晶体管164的漏源极通道的另一端在134电耦合到基准，并且位于160的第三电容器C3的另一端在134电耦合到基准。
第三逻辑门166在106接收反相时钟信号bCLK并在172接收选通信号GATE2。第三逻辑门166的输出在174电耦合到第三开关晶体管162的栅极。此外，第三复位晶体管168的栅极在140接收低态有效复位信号bRESET，并且第三偏置晶体管164的栅极在142接收偏置电压VBIAS。
在106的反相时钟信号bCLK和在172的选通信号GATE2被提供给第三逻辑门166。如果在172的选通信号GATE2是低逻辑电平，则第三逻辑门166的输出是处于使第三开关晶体管162截止的低逻辑电平。第三开关晶体管162截止时，在140提供处于低电压电平的复位信号bRESET，以使第三复位晶体管168导通并将位于160的第三电容器C3充电到高电压电平。在140的复位信号bRESET被转换为高电压电平，从而使第三复位晶体管168截止并停止对位于160的第三电容器C3充电。此外，偏置电压VBIAS在142被提供给第三偏置晶体管164的栅极，以便向第三偏置晶体管164加偏压从而导通电流。
为在106的反相时钟信号bCLK的一个或多个高电平阶段提供在172的处于高逻辑电平的选通信号。在172的选通信号GATE2处于高逻辑电平时，第三逻辑门166的输出按照106的反相时钟信号bCLK。如果在106的反相时钟信号bCLK处于高逻辑电平，则第三逻辑门166的输出处于高逻辑电平以使第三开关晶体管162导通，并且电流通过第三开关晶体管162和第三偏置晶体管164流向在134的基准。位于160的第三电容器C3在第三开关晶体管162导通时放电，并且在112的电压值VC表示在106的反相时钟信号bCLK的高电平阶段(这是在102的时钟信号的低电平阶段)的长度。
在阶段长度检测电路52中，包括位于120的第一电容器C1、位于144的第二电容器C2和位于160的第三电容器C3的电容器的每一个具有与其他电容器不同的电容值。位于120的第一电容器C1具有介于位于144的第二电容器C2的电容值和位于160的第三电容器C3的电容值中间的电容值。位于120的第一电容器C1具有的电容值是CV，位于144的第二电容器C2具有的电容值是CV的(1-X)倍并且位于160的第三电容器C3具有的电容值是CV的(1+X)倍，其中X是电容值CV的百分比，例如4％。电容值CV可以在任何适合的电容值范围中，例如皮法范围或毫微法范围。在其他实施例中，位于120的第一电容器C1可以具有与位于144的第二电容器C2的电容值和位于160的第三电容器C3的电容值有关的任何适合的电容值。
在运行中，阶段长度检测电路52在102接收时钟信号CLK并在104和106接收反相时钟信号bCLK。此外，阶段长度检测电路52在142接收偏置电压VBIAS来将每个偏置晶体管偏置到相同的偏置电压电平，偏置晶体管包括第一偏置晶体管124、第二偏置晶体管148和第三偏置晶体管164。因此，向每个偏置晶体管加偏压来导通等量电流。
在136提供处于低逻辑电平的选通信号GATE1并在156和172提供处于低逻辑电平的选通信号GATE2以使每个开关晶体管导通，开关晶体管包括第一开关晶体管122、第二开关晶体管146和第三开关晶体管162。每个开关晶体管都截止时，在140提供处于低电压电平的低态有效复位信号bRESET，以使复位晶体管导通，复位晶体管包括第一复位晶体管128、第二复位晶体管152和第三复位晶体管168。每个复位晶体管都导通时，包括位于120的第一电容器C1、位于144的第二电容器C2和位于160的第三电容器C3的电容器被充电到高电压电平，例如接近VCC。在对电容器充电之后，在140将低态有效复位信号bRESET设置为高电压电平，以使复位晶体管截止并停止对电容器充电。
接下来，在136提供处于高逻辑电平的选通信号GATE1，以使在102的时钟信号CLK到达第一开关晶体管122。此外，在156和172提供处于高逻辑电平的选通信号GATE2，以使在104的反相时钟信号bCLK到达第二开关晶体管146并且在106的反相时钟信号bCLK到达第三开关晶体管162。从在102的时钟信号CLK中的高电平阶段之前到在102的时钟信号CLK中的高电平阶段之后提供在136的处于高逻辑电平的选通信号GATE1。从在104和106的反相时钟信号bCLK中的高电平阶段之前到在104和106的反相时钟信号bCLK中的高电平阶段之后提供在156和172的处于高逻辑电平的选通信号GATE2。为相同数量的高电平阶段提供在136的处于高逻辑电平的选通信号GATE1以及在156和172的处于高逻辑电平的选通信号GATE2。
例如，为在102的时钟信号CLK的一个高电平阶段提供在136的处于高逻辑电平的选通信号GATE1。在136的选通信号GATE1处于高逻辑电平时，在102的时钟信号CLK转换为使第一开关晶体管122导通的高逻辑电平。当第一开关晶体管122导通从而导电时，第一电容器120通过第一开关晶体管122和第一偏置晶体管124放电。当102的时钟信号CLK转换为低逻辑电平时，第一开关晶体管122截止并且第一电容器120停止放电。在136的选通信号GATE1被转换成低逻辑电平，并且在108的结果电压值VA表示在102的时钟信号CLK的高电平阶段的长度。
此外，为在104和106的反相时钟信号bCLK的一个高电平阶段提供在156和172的处于高逻辑电平的选通信号GATE2。当在102的时钟信号CLK转换为低逻辑电平时，在104和106的反相时钟信号bCLK转换为使第二开关晶体管146和第三开关晶体管162导通的高逻辑电平。当第二开关晶体管146导通从而导电时，第二电容器144通过第二开关晶体管146和第二偏置晶体管148放电。当第三开关晶体管162导通从而导电时，第三电容器160通过第三开关晶体管162和第三偏置晶体管164放电。当在104和106的反相时钟信号bCLK转换为低逻辑电平时，第二开关晶体管146和第三开关晶体管162截止并且第二电容器144和第三电容器160停止放电。提供处于低逻辑电平的选通信号GATE2，并且在110的结果电压值VB和在112的结果电压值VC表示在104和106的反相时钟信号bCLK的高电平阶段的长度，这是在102的时钟信号CLK的低电平阶段的长度。
位于144的第二电容器C2的电容值小于位于160的第三电容器C3的电容值并且位于144的第二电容器C2比位于160的第三电容器C3放电快。因此，在110的结果电压值VB小于在112的结果电压值VC。如果在108的结果电压值VA介于在110的结果电压值VB和在112的结果电压值VC之间，则在102的时钟信号CLK具有由电容器的电容值定义的预定占空比范围内的占空比，电容器包括位于120的第一电容器C1、位于144的第二电容器C2和位于160的第三电容器C3。在一个实施例中，如果位于120的第一电容器C1的电容值为电容值CV，位于144的第二电容器C2的电容值为电容值CV减去4％，并且位于160的第三电容器C3的电容值为电容值CV加上4％，介于在110的结果电压值VB和在112的结果电压值VC之间的在108的结果电压值VA指示占空比在49％到51％(或50％加上或减去1％)的范围中。在其他的实施例中，电容器的电容值和占空比范围之间的关系可以是任何适当的关系。
如果在108的结果电压值VA小于在110的结果电压值VB，则高电平阶段为高的时间长度大于低电平阶段，并且在102的时钟信号CLK的占空比大于预定的占空比范围。
如果在108的结果电压值VA大于在112的结果电压值VC，则高电平阶段为高的时间长度小于低电平阶段，并且在102的时钟信号CLK的占空比小于预定的占空比范围。
图4是说明比较器电路54的一个实施例的图。比较器电路54在202和204接收电压值VA、在206接收电压值VB并在208接收电压值VC。比较器电路54将在202和204的电压值VA与在206的电压值VB以及在208的电压值VC相比较，并在210提供输出OUTPUT1并在212提供输出OUTPUT2。该输出指示时钟信号CLK的占空比范围，例如时钟信号CLK102(图3中所示)。
比较器电路54包括第一比较器214、第二比较器216、或门218和与门220。第一比较器214的负输入端在202接收电压值VA并且第一比较器214的正输入端在206接收电压值VB。第一比较器214的输出端通过第一输出路径222电耦合到或门218的一个输入端和与门220的一个输入端。此外，第一比较器214接收在224的使能信号EVALUATE，该使能信号EVALUATE能使第一比较器214在第一输出路径222上提供输出。
第二比较器216的负输入端在204接收电压值VA并且第二比较器216的正输入端在208接收电压值VC。第二比较器216的输出端通过第二输出路径226电耦合到或门218的一个输入端和与门220的一个输入端。此外，第二比较器216接收在224的使能信号EVALUATE，该使能信号EVALUATE能使第二比较器216在第二输出路径226上提供输出。
在运行中，将在202和204的电压值VA、在206的电压值VB和在208的电压值VC从阶段长度检测电路提供给比较器电路54，该阶段长度检测电路例如是阶段长度检测电路52(图2所示的)和图3的阶段长度检测电路52。此外，第一比较器214和第二比较器216接收在224的允许第一比较器214和第二比较器216输出的使能信号EVALUATE。
如果在202和204的电压值VA大于在206的电压值VB而小于在208的电压值VC，则第一比较器214的输出是处于低逻辑电平并且第二比较器216的输出是处于高逻辑电平。相应的，或门218的输出端在210提供高逻辑电平输出信号OUTPUT1，与门220的输出端在212提供低逻辑电平输出信号OUTPUT2。在210的高输出信号OUTPUT1和在212的低输出信号OUTPUT2指示在202和204的电压值VA是介于在206的电压值VB和在208的电压值VC之间并且在预定的占空比范围中，例如49％和51％之间。
如果在202和204的电压值VA小于在206的电压值VB，则在202和204的电压值VA也小于在208的电压值VC。第一比较器214的输出是处于高逻辑电平并且第二比较器216的输出是处于高逻辑电平。相应的，或门218的输出端在210提供高逻辑电平输出信号OUTPUT1，与门220的输出端在212提供低逻辑电平输出信号OUTPUT2。在210的高输出信号OUTPUT1和在212的高输出信号OUTPUT2指示在202和204的电压值VA小于在206的电压值VB和在208的电压值VC，并且时钟周期CLK具有的占空比大于预定的占空比范围，例如大于51％。
如果在202和204的电压值VA大于在208的电压值VC，则在202和204的电压值VA也大于在206的电压值VB。第一比较器214的输出是处于低逻辑电平并且第二比较器216的输出是处于低逻辑电平。相应的，或门218的输出在210端提供低逻辑电平输出信号OUTPUT1，与门220的输出端在212提供低逻辑电平输出信号OUTPUT2。在210的低输出信号OUTPUT1和在212的低输出信号OUTPUT2指示在202和204的电压值VA大于在206的电压值VB和在208的电压值VC，并且时钟周期CLK具有的占空比小于预定的占空比范围，例如小于49％。
图5是说明根据本发明的占空比检测器的一个实施例的操作的时序图。占空比检测器类似于图2的占空比检测器28。该占空比检测器包括阶段长度检测电路和比较器电路，例如图3的阶段长度检测电路52和图4的比较器电路54。
阶段长度检测电路在300接收时钟信号CLK并在302接收反相时钟信号bCLK，在302的反相时钟信号bCLK是在300的时钟信号CLK的倒置。此外，阶段长度检测电路在304接收选通信号GATE1、在306接收选通信号GATE2并在308低接收态有效复位信号bRESET。另外，阶段长度检测电路还接收偏置电压(未示出)、例如偏置电压VBIAS(图3所示)，用来向偏置晶体管124、148和164加偏压从而导通电流。
阶段长度检测器在310将电压值提供给比较器电路，电压值包括在312的电压值VA、在314的电压值VB和在316的电压值VC。在318的使能信号EVALUATE由比较器电路接收以允许比较器输出。比较器电路在320提供输出信号OUTPUT1并在322提供输出信号OUTPUT2。
开始，在324提供处于低逻辑电平的在304的选通信号GATE1和在306的选通信号GATE2以使开关晶体管122、146和162截止。在308的复位信号bRESET在326处于低逻辑电平，从而使复位晶体管128、152和168导通并将电容器120、144和160充电到在328所示的高电压电平。为了获得占空比范围，在308的复位信号bRESET在330被转换到高电压电平以使复位晶体管128、152和168截止并停止对电容器120、144和160充电。
当在300的时钟信号CLK是低电平时，在304的选通信号GATE1在332转换为高逻辑电平。在334，在300的时钟信号CLK转换成使第一开关晶体管122导通的高电平并开始对第一电容器120放电。当第一电容器120放电时，在312的电压值VA在336下降。在338，在300的时钟信号CLK转换成使第一开关晶体管122截止的低电平并停止对第一电容器120放电。在340，在304的选通信号GATE1转换成低逻辑电平，并且在342关于第一电容器120的在312的结果电压值VA表示在300的时钟信号CLK的高电平阶段的长度。
当在302的反相时钟信号bCLK是低电平时，在306的选通信号GATE2在344转换成高逻辑电平。在346，在302的反相时钟信号bCLK转换成高电平，这使第二开关晶体管146和第三开关晶体管162导通。当第二开关晶体管146和第三开关晶体管162导通时，第二电容器144和第三电容器160开始放电。在348，由于第二电容器144的电容值小于第三电容器160的电容值，因此在314的电压值VB比在316的电压值VC放电快。在350，在302的反相时钟信号bCLK转换成使第二开关晶体管146和第三开关晶体管162截止的低电平。第二开关晶体管146和第三开关晶体管162截止使第二电容器144和第三电容器160停止放电。在352，在306的选通信号GATE2转换成低逻辑电平。在354，关于第二电容器144的在314的结果电压值VB是在302的反相时钟信号bCLK的高电平阶段的长度(这是在300的时钟信号CLK的低电平阶段的长度)的一种表示。在356，关于第三电容器160的在316的结果电压值VC是在302的反相时钟信号bCLK的高电平阶段的长度(这是在300的时钟信号CLK的低电平阶段的长度)的另一种表示。
在358，在318的使能信号EVALUATE转换成高电压电平以启动第一比较器214和第二比较器216。在320的输出信号OUTPUT1和在322的输出信号OUTPUT2在360变得有效。当在312的电压值VA介于在314的电压值VB和在316的电压值VC之间时，在320的输出信号OUTPUT1在362处于高逻辑电平，在322的输出信号OUTPUT2在364处于低逻辑电平。在318的使能信号EVALUATE在366转换成低电压电平给三态第一比较器214和第二比较器216。在320的输出信号OUTPUT1和在322的输出信号OUTPUT2在368变得无效。在308的复位信号bRESET在370转换成低电平，这使电容器120、144和160充电，并且在312的电压值VA、在314的电压值VB和在316的电压值VC的电压值在372到达高电压电平。
占空比检测器将在320的OUTPUT1和在322的OUTPUT2的输出信号提供给在300的时钟信号CLK和在302的反相时钟信号bCLK的源。该源接收有效的输出信号、在320的OUTPUT1和在322的OUTPUT2，介于360和368之间。如果有效的输出信号、在320的OUTPUT1和在322的OUTPUT2指示在300的时钟信号CLK的占空比不在占空比范围内，则源校正在300的时钟信号CLK和在302的反相时钟信号bCLK以具有接近于占空比范围并最终在占空比范围内的占空比。
尽管这里说明和描述了具体实施例，但本领域的技术人员应当理解，各种改变和/或等效实现可以代替示出和描述的具体实施例，而不脱离本发明的范围。本申请要涵盖这里所讨论实施例的各种修改和变化。因此，本发明仅通过权利要求及其等效物来限定。