利用并行端口快速编辑只读存储器的装置和方法 本发明涉及一种利用并行端口(paralleI port)快速编辑只读存储器的装置及方法，主要是指一种可通过并行端口及一般的数字逻辑电路，快速地在只读存储器中寻找正确位址，并加以设定，以读取数据或将欲更新的数据写入的装置及方法。
传统烧录只读存储器的方法，一般有下列两种：
1、采用双中央处理单元(CPU)结构：即通过二级控制来完成烧录，使数据由电脑主机(PC)通过并行端口下载，如此，只读存储器(ROM)烧录动作，必需完全藉由中央处理单元的辅助控制，造成中间步骤繁琐，执行效率低，且价格昂贵。
2、采用内建于电脑主机板的结构：此种结构虽在执行时，效率较第1种方法高，但这种结构不但会占用电脑主机板的资源，且在电脑主机板插槽有限的情形下，仅仅为单一功能另设一插卡，实在是非常不符合经济效益。
有鉴于上述传统烧录只读存储器的方法，因其烧录程序复杂，烧录时间长，造成程序开发及烧录作业上的很多困难，大大影响程序开发的效率，且延长了程序开发的时间，故，本发明人针对上述的缺点，历经多时不断改进，终于开发出一种通过并行端口及外接的数字逻辑电路，而能对只读存储器进行快速编辑的装置及方法。
本发明的一个目的在于提供一种利用并行端口快速编辑只读存储器的装置，它能快速地对只读存储器进行读写操作。
本发明另一目的在于提供一种利用并行端口快速编缉只读存储器地方法，通过该方法能快速地对只读存储器进行读写操作。
本发明提供的快速编辑只读存储器的装置，主要是将并行端口与一由计数器、译码电路及控制电路等所组成的外部控制电路相连接，如此，即可在不占用电脑主机板资源的前提下，通过并行端口传送信号，并舍弃采用传统的第二颗辅助中央处理单元的控制方式，而以数字逻辑电路取代，以快速找到只读存储器中的正确地址，并加以设定，以读取数据或将欲更新的数据料写入其中，如此，不但可大幅度提高只读存储器烧录的工作效率，且价格低、实用性高。
本发明提供的快速编辑只读存储器的方法，其主要是由并行端口输出信号，经译码电路转换，并通过计数器寻找及设定地址后，再藉由控制电路的控制，而能快速找到只读存储器中的正确地址。
为能对本发明的特征及其功效有更进一步的认识与了解，兹配合附图详细描述本发明的实施例，其中：
图1是本发明的结构示意困。
图2是本发明地址产生原理的电路图。
本发明是一种利用并行端口快速编辑只读存储器的装置及方法，主要是指一种在不占用电脑主机板资源的前提下，通过并行端口传送信号，并舍弃采用传统的第二颗辅助中央处理单元的主从式结构的控制方式，而以数字逻辑电路取代，进行操控处理，以快速自只读存储器中找到欲烧录程序的正确地址，并加以设定，以读取数据或将欲更新的数据写入其中。
本发明的装置，请参照图1所示，主要包含一电脑主机的并行端口10，该并行端口10上具有三种不同特性的接脚，分别是数据端11、控制端12和状态端13，其中，数据端11是用以提供带锁存的八位输出信号，控制端12用以提供带锁存的四位输出信号，而状态端13则用以接受稳定的五位输入信号。
另，在该并行端口10上并连接有一数字逻辑电路20，该数字逻辑电路20上设有两级译码及控制电路21，该两级译码及控制电路21分别通过数据端11及控制端12与该并行端口10相连接，且该两级译码及控制电路21另与一只读存储器30相接。
在本发明中，该两级译码及控制电路21在接收到由该并行端口10传来的信号时，会根据各信号在使用上频繁程度的不同，进行下列三项的控制处理：
(1)将使用频繁的信号，交由该两级译码及控制电路21中的第一级译码器处理，以节省程序执行的时间。
(2)对于时序上有冲突的信号，尽量分别由不同的译码器处理。
(3)第一级译码器的优先权高于第二级译码器的优先权。
本发明的数字逻辑电路20上另设有一计数器22，该计数器22分别与该并行端口10的数据端11及只读存储器30相连接。
此外，在本发明的数字逻辑电路20上还包括返回状态控制逻辑电路23，该返回状态控制逻辑电路23分别与该并行端口10的状态端13及该只读存储器30相接，使只读存储器30中的内容，可通过返回状态控制逻辑电路23的处理，传送至并行端口10中的状态端13，再藉由软件加以处理后，即可读出回传的信息内容。
本发明在执行对该只读存储器30的编辑作业时，先通过该并行端口10上的数据端11输出八个有效锁存信号，将其中部分信号传输至计数器22，令计数器22依下列两种情形，进行找寻及设定地址的工作：
(1)当该两级译码及控制电路21在接收到由该并行端口10传来的信号，欲令计数器22产生连续的地址时，该两级译码及控制电路21将令所产生并传送至计数器22的二信号，即低电位有效的加载信号一、二(／LD1、／LD2)设为置高，使计数器22的预置功能无效，如此，计数器22即相当于一普通的计数器，可根椐该两级译码及控制电路21所提供的脉冲触发信号，驱动设计数器22进行增量，以获得连续化的地址(如图2所示)。
(2)该两级译码及控制电路21在接收到由该并行端口10传来的信号，欲令该计数器22产生非连续的地址时，该两级译码及控制电路21将令所产生并传输至计数器22的二信号，即低电位有效的加载信号一、二(／LD1、／LD2)设为置低，使计数器22的预置功能有效，如此，计数器22即根据该两级译码及控制电路21所提供的控制信号，令计数器22相当于低地址产生器221及高地址产生器222，以产生非连续的地址。
而本发明在并行端口10通过数据端11输出八个有效锁存信号的同时，该控制端12亦输出四个有效锁存信号，并以该两级译码及控制电路21中的第一级译码器作为主译码器，对经由该控制端12输出的四个有效锁存信号进行第一级译码，并通过该两级译码及控制电路21中与该并行端口10的数据端11相连的第二级译码器，进行第二级辅助译码，在该两级译码程序中依第二级优先权低于第一级优先权的工作原则，对不同状态依优先级进行编码组合，将其转换成多个经锁存的稳定信号，从而达到有效控制这些锁存信号的目的。
经由本发明的处理，即可实现对只读存储器30进行快速烧录的目的，以容量为4M的只读存储器码为例，仅需4分钟左右，即可完成烧录，相当于同频产品所需时间的20％左右，其生产成本能降低50％左右，且本发明可藉切换计数器以产生高地址的情形下，扩大寻址的能力，此点对于大容量的只读存储器尤为重要。
又，在本发明中，如电脑主机欲读取只读存储器30中的内容时，则可经并行端口10的状态端13通过返回状态控制逻辑电路23，每次自只读存储器30中读出四位信息，如此，再通过软件进行组合处理，便可分两次读出一个字节的信息。
此外，针对本发明的并行端口10的控制端12使用频繁的情况，可对控制端12输出信息进行编码调整，使每次仅有单一状态发生改变，从而消除因电脑主机电气性能不同，所带来的噪声信号等影响，使系统的稳定性和可靠性大大提高。
为能更进一步了解本发明，举一实施例说明如下，主要是通过程序控制来消除因电脑性能差异所带来的噪声等现象，以C程序为例：
# define CLE 10
# define CLE_STROBE outportb (0x37A， CLE+1)
# define_WR8
# define_WR_STROBE outportb(0x37A，WR+1)
# define_OE 14
# define_OE_STROBE outtportb(0x37A，OE+1)
# define CKL 12
# define CKL_STROBE outportn(0x37A，CKL+1)
# define PRE 2
# define_PRE_STROBE outportb(0x37A，PRE+1)
# define_LD10
# define_LDI_STROBE outportb(0x37A，LDI+1)
# define_LD 26
# define_LD2_STROBE outportb(0x37A，LD2+1)
# define LINK4
# define LINK_STROBE outportb(0x37A，LINK+1)
下面仅以CLR信号为例，编程电压取12V，说明软件解决方法
LINK_STROBE；
outportb(0x37A，LINK)；
outportb(0x37A，0xFF)；
LINK STROBE；
outportb(0x37A，LINK)；
outportb(0x37B，0xFB)；
LINK STROBE；
应用上述的程序，即可将计数器22中的高地址发生器222加以清除并归零，且使第一级译码器中的输入信号每次只改一位，从而大幅降低竞争态的发生，并令系统稳定性大幅增强。
综上所述，本发明的利用并行端口快速编辑只读存储器的装置及方法，不但可改善传统技术的各种缺点，且在使用上能增进功效。