在单元区域的两对边 布置有读放大器的集成存储器 本发明涉及一种在单元区域的两对边布置有读放大器的集成存储器。
在IEEE固态电路杂志第32卷第5号，1997年5月，第655页及其后页中，H.Fujisawa等人所著文章“用于高速低功耗铁电存储器的带电荷共享修改的预充电电平结构(The Charge-Share Modified(CSM)Precharge-Level Architecture for High-Speed and Low-PowerFerroelectric Memory)”曾讲述过一种铁电存储器(FeRAM或RAM)，其存储单元的类型为一个晶体管/一个电容形式。存储电容器具有一铁电的电介质。存储单元布置在位线和字线的交叉点上。位线通过n沟道晶体管与公共的读放大器相连接。此外，每个位线通过一p沟道晶体管与极板电位相连，每个存储电容器与选择晶体管相背的电极也与该极板电位相接。每个位线的n沟道晶体管及p沟道晶体管的控制端与一列选线相连。通过这种列选线，在同一时刻总只有一个位线被访问，于是，该位线通过其n沟道晶体管与读放大器导通连接起来。其余的列选线则保持低电平，以便使相关的位线与极板电位导通连接。虽然在每个位线处的一条字线被激活时，存储单元有一个选择晶体管导通，但没有选中地位线其存储电容器内的存储状态将不受影响，原因是，借助于p沟道晶体管，电容器的两个电极均等于极板电位。在铁电存储电容器上通过一个压降为0V的电压，其极化状态将不会改变。极化状态影响着存储电容器的容量，并且对应于一确定的存储逻辑状态。
在集成存储器中，布置于相邻位线与字线交叉点上的存储单元构成了相连的单元区。如果每个位线都必须配给相应的读放大器，则可把读放大器交替地布置在单元区域的两对边，而不是只在一边布置，这样是比较有利的。因而，会有更多地方可用来布置读放大器的元件。
集成存储器中多个相邻的位线常常联合成一公共的列，给其分配一个选列信号。当列选线的一个被激活时，单元区域两边的读放大器便与相应列的位线连接起来，且在读访问时，可以放大从被寻址存储单元读出到该位线上的信号。为了不使单元区域中列选线的需要面积太大，必须限制列选线的数量。另一方面，列选线的数量限制将意味着每个列选线要分配数量相对多的位线。这就是说，在每次存储器访问时必须同时激活大量的读放大器。同时被激活的读放大器越多，集成存储器的功率消耗就越大。对于其内容在读访问时被破坏的存储单元，读放大器有助于重写刚读出的数据。因此，所有与选中位线连接的读放大器通常都必须被激活。DRAM和FRAM就是这种情况。
本发明的任务为，给出一种上述类型的集成存储器，这种集成存储器的列选线数量与位线数量有着相同的比例，也就是说，在单元区中列选线需要面积一定的情况下，与已知的解决办法相比其功耗可以减少。
该任务由如下集成存储器来完成，该集成存储器
-带有存储单元，该存储单元布置在单元区内，且位于第一位线及第二位线与字线的交叉点上，
-在该存储器中，在对一存储单元进行寻址时，只要相关的位线为备用电位，则其存储内容不会受到影响，
-带有读放大器，它用来放大从存储单元读到位线上的数据，其中，给第一或第二位线分配的读放大器总是布置在单元区的相对侧，
-带有第一开关元件，每个位线通过该第一开关元件与相关的读放大器相连接，并且，当其控制端出现第一逻辑状态时，该开关元件导通，
-带有第二开关元件，每个位线在其第一开关元件的背向相关读放大器的一侧与备用电位相连接，并且，当其控制端出现第二逻辑状态时，该开关元件导通，
-带有列选线，它们总是与至少一个第一位线及至少一个第二位线的第一和第二开关元件的控制端连接，
-带有第三开关元件，每个位线通过该开关元件与备用电位相连，
-带有一第一控制线，它与第一位线的所有第三开关元件的各个控制输入端相连接，
-以及带有一第二控制线，它与第二位线的所有第三开关元件的各个控制输入端连接。
发明的优选构成及扩展由下文的实施范例给出。
本发明的存储器带有第一开关元件和第二开关元件，每个位线通过第一开关元件与相关读放大器相连接，并通过第二开关元件与备用电位相连。每个位线的第一与第二开关元件与一列选线连接。作为对此第一与第二开关元件的补充，存储器还有第三开关元件，同样，每个位线也通过它与该备用电位相连接。第一控制线与第一位线的所有第三开关元件的每个控制输入端相连接，读放大器布置在单元区的第一边。第二控制线与第二位线的所有第三开关元件的每个控制输入端相连接，读放大器布置在单元区的第二边。
按照本发明，存储器中位线的选择不是单独通过列选线来实现的，而且还辅助地利用了第一及第二控制线。存储器工作时，两个控制线中只有一个达到某一电位，利用此电位使相关的第三开关元件关断，这样是比较有利的。于是，列选线选中的列其所有位线通过第一开关元件与相关读放大器导通连接。但这些位线继续处于备用电位，而其第三开关元件通过相应的控制线导通。因此，可以通过这两个控制线来选择：在存储器访问时应该在选中列的第一还是第二位线上存取。相应地，给某一列位线配置的读放大器必须同时只有一半被激活。读放大器的功耗由此减少了约一半。
由于在存储器访问时，读放大器通常必须由布置在单元区两侧的相应激活线来激活，所以，通过在同一时刻均只激活两激活线中的一个，发明便能够大幅度地减少功率消耗。因为集成存储器的单元区经常尺寸都很大，并且用于读放大器的激活线分布在相关单元区的整个范围内，所以激活线非常长。相应地，其线路电容也大。因此，需要很大的功率用于激活线再充电。在存储器访问时，因为本发明仅激活单元区两个激活线中的一个，所以可把该大功耗减少约一半。
根据发明的扩展方案，第三开关元件布置在相应位线第一开关元件的面向相关读放大器的一侧上。这就是说，也象读放大器一样，第三开关元件布置在单元区的边缘，那儿比单元区内有更多的可供利用地方。
如果列选线与位线基本上呈平行分布，且第一与第二控制线同字线基本平行，则是比较有利的。这使相应的电路布置特别节省地方。
本发明特别适用于带有存储电容器的铁电存储器，该存储电容器具有铁电的电介质。但它在其他存储器中也是可以应用的，在这些存储器中，当导通选择晶体管旁的相关位线保持在备用电位时，存储单元的访问将被禁止。
下文将借助附图来进一步阐述发明的实施范例。
附图1示出了集成存储器一个单元区的一部分
附图2示出了附图1集成存储器两个相邻单元区的一部分
附图1示出了本发明FRAM类型集成存储器的一部分。该存储器在单元区AR内具有多个存储单元MC，附图1中只示例地画出了一个。每个存储单元MC具有一个选择晶体管T和一个带铁电电介质的存储电容器C。存储单元MC布置在位线BLi，bBLi和字线WLi的交叉点上。每个存储单元MC的存储电容器C的一个电极与一备用电位VSTB相连，而另一个电极则通过选择晶体管T与相关位线连接。选择晶体管T的门极与相关字线连接在一起。该存储器具有多个位线与字线。但在附图1中只示出了一个字线WLi以及四个位线对，这些位线对构成了一列，而该列分配有公共的列选线LCSLk。在附图1中没有示出的其余位线同样也与每四个位线对组合成列。其它的这些列与附图1中示出的列一样布置。字线WLi与一个附图1没有示出的行译码器的输出端相接。列选线LCSLk与一个同样没有示出的列译码器的输出端相接。
每个位线BLi，bBLi都配置了一个读放大器SA。位线对布置成所谓的“中间留空白的位线结构”。这就是说，相邻位线对的读放大器SA交替地布置在单元区AR的两相对边。由此，与所有读放大器SA都布置在单元区AR的同一边相比，这种方法在实现每个读放大器SA时将会有更多的地方可供利用。
每个位线BLi，bBLi通过一个第一n沟道型晶体管A与相关读放大器SA相连。在单元区AR的两边，备用电位VSTB的线路总是与字线WLi保持平行。第一晶体管A配置了第二p沟道型晶体管B，在背向所分配的读放大器SA的一侧，该第二晶体管B把各个位线同备用电位VSTB及各位线对的另一个位线联接起来。此外，每个读放大器SA还配有第三n沟道型晶体管C，它们同样也把配置给读放大器SA的两个位线中的一个与备用电位VSTB连接起来，并与另一个互相连接在一起。每个读放大器还配置有第四n沟道型晶体管D，它们把读放大器SA所配置的两个位线与一预充电电位VPRE连接在一起。
列选线LCSLk与位线BLi，bBLi平行。在单元区的边缘，它们与相关列的第一晶体管A及第二晶体管B的控制端相连接。此外，还有第一控制线STBb及第二控制线STBt，它们与字线WLi呈并行布置，且分别在单元区AR两边同所有列的第三晶体管C的控制端相连接。此外，存储器还有一个第一预充电控制线PREb和一个第二预充电控制线PREt，它们布置在单元区域AR的上边或下边，并且与那儿所有列的第四晶体管D的控制端相连接。在单元区AR内，每列的四个位线对只分配一个列选线LCSLk，而第一控制线STBb和第一预充电控制线PREb则分配给与单元区的上边缘读放大器SA相连的所有位线对BLi，bBLi。第二控制线STBt和第二预充电控制线PREt分配给与单元区AR的下边缘读放大器SA相连的所有位线对。
附图1中示出的存储器工作原理如下：
只要没有列被选中，则所有列选线LCSLk保持低电位，使得第一晶体管A关断，第二晶体管B导通。因此，单元区AR边缘上的位线BLi，bBLi与读放大器SA脱离，并处于备用电位VSTB。此外，所有字线WLi处于低电位，使存储单元MC的所有选择晶体管T被关断。
对存储器进行读访问时，列选线LCSLk根据附寄的列地址而被置为高电位，这样，该列的第一晶体管A被导通，且该列的第二晶体管B关断。同时，控制线STBb，STBt中有一个带有高电平，而另一个为低电平。相关控制线STBb或STBt为高电位的第三晶体管C负责使相关位线BLi，bBLi在第一晶体管A导通时也处于备用电位VSTB。因此，对于该位线的相应存储单元MC，其存储电容器的两极均为备用电位VSTB，所以该存储单元的存储逻辑状态不受影响。
此外，预充电控制线PREb，PREt被置为高电平，给它们分配的控制线STBb，STBt为低电平。因此，对于那些没有通过其第三晶体管C与备用电位VSTB导通相连的位线，它们通过其第四晶体管D与预充电电位VPRE导通连接。在一个字线WLi被激活前，第四晶体管D被重新关断，其方法为，相关的预充电控制线PREb，PREt重新接入一个低电平。紧接着，一条字线WLi达到高电平，使得存储单元MC的选择晶体管T对每个位线对BLi，bBLi都导通。
对于分配的列选线LCSLk为低电平的那些存储单元MC，其存储内容在存储器访问时不受影响，原因为，相关的位线通过第二晶体管B与备用电位VSTB导通连接。此外，列选线LCSLk为高电平的存储单元MC其存储内容也不受影响，因为其相关的控制线STBb，STBt为高电平。它们通过导通的第一晶体管A与导通的第三晶体管C同样接在备用电位VSTB上。若要对存储单元MC进行读访问，则只有在列选线LCSLk为高电平且其相关的控制线STBb，STBt为低电平时才能实现。为此，通过导通的第一晶体管A与第四晶体管D将相应的位线预充电至预充电电位VPRE。这样，该存储单元MC相应存储电容器C的一个电极位于预充电电位VPRE，而与选择晶体管T对着的电容器C电极处于备用电位VSTB。在最后提到的存储单元MC中，因存储电容器C上的电压不等于0V，从而实现该存储单元的读出。在最后提到的存储单元MC中，按照存储的逻辑状态不同，与它连接的位线电位将受到不同的影响。其结果为，在相关读放大器SA的两输入端出现相应的信号差异。读放大器SA将该信号差放大，并把它传向集成存储器外。同时，由读放大器放大了的信号差被写回到该被读出的存储单元MC，而该存储单元的存储内容在读出时可能已被破坏。
在附图1示出的存储器中，位于单元区AR上边的读放大器SA都分配有第一激活线Sb，而位于单元区AR下边的读放大器SA分配的是第二激活线St。在存储器访问期间，只有这些读放大器SA通过激活线Sb，St被激活，从而实现其相关位线的访问。此外，将给读放大器SA输入相关的选列信号LCSLk，使其激活，这样，不是所有在单元区AR上边或下边的读放大器SA都被同时激活，而只是那些在单元区域AR相应侧布置、并分配给选定地址列的读放大器SA被同时激活。在该实施范例的存储器中，读放大器SA的激活借助于一个与-门电路A来实现，门电路A的输出端与相应读放大器SA的激活输入端相接，而它的第一个输入端与各个列选线LCSLk相连，第二个输入端则与相应的上面激活线Sb或者下面激活线St相接。
在此处讲述的存储器当中，总是四个位线对BLi，bBLi通过列选线LCSLk同时被选中。然后在被选中的四个位线中，通过控制线STBb，STBt再选择出其中的两个。从而，通过激活线Sb，St，只有两个给这些位线对分配的读放大器SA被激活。由于这个原因，在本发明的存储器中，给一个列选线LCSLk分配的位线数量与存储器访问时同时被激活的读放大器SA数量是不同的。因此，按照本发明，给一个公共列选线LCSLk分配的位线数量可以是被同时选择激活的读放大器SA数量的两倍，而该位线的数量对所需列选线的总数起到了决定性作用，并由此对单元区AR内列选线的需要面积起到了决定性的作用。
因为单元区AR上边与下边的读放大器SA均分配了不同的激活线Sb，St，且它们在不同时间被激活，所以其各自的再充电线路电容只有两个激活线被同时激活时的一半。为此，由于单元区AR的尺寸通常都非常大，且激活线Sb，St由此会很长，所以，存储器的功耗可明显到减少。
在本发明的另一个实施范例中，存储器也可能有两种工作方式，对此，在第一种工作方式下，存储器作用过程和借助附图1说明的存储器一样，而在第二种工作方式下，两控制线STBb、STBt，两预充电控制线PREb、PREt以及两激活线Sb、St总是同时被激活与去活，这样，在第二种工作方式下，对一列上的所有位线对的存储器访问都是同时进行的。于是，在第一种工作方式下访问一列时，激活的读放大器SA数目只有第二种工作方式的一半。因此，在该实施范例中，借助于控制线、预充电电路和激活线可以在两种工作方式下实现不同的数据宽度和不同的存储器功耗。
在发明的另一个实施范例中，第三晶体管C也可以布置在第一晶体管A的背向各读放大器SA的一侧，也就是说在单元区AR内部。不过，在单元区AR内时的可供利用地方通常要比在其边上时少得多。
附图2示出了附图1所示集成存储器的另一部分。图中描绘了两相邻的单元区域AR1，AR2以及每个单元区域内各一个位线对BLi，bBLi。从附图2可以得知，给每个读放大器(附图2中只示出了一个)分配的位线对均来自两个单元区域AR1，AR2。这些与同一读放大器SA相连的位线对BLi，bBLi均被分配了不同的列选线LCSLk。从附图2也可得知，给每个读放大器SA分配的第三晶体管C和第四晶体管D同样也被分配了各两个位线对。