制造FINFET器件的方法.pdf

本发明提供了一种用于制造鳍式场效应晶体管（FinFET）器件的方法，该方法包括在衬底上方形成第一介电层，以及然后蚀刻第一介电层和衬底以形成第一鳍和第二鳍。沿着第一鳍和第二鳍的侧壁形成第二介电层。在第一鳍和第二鳍的上方沉积保护层。去除位于第二鳍上的保护层的一部分和第一介电层，且然后对第二鳍凹进以形成沟槽。在沟槽中外延生长半导体材料层。去除保护层以显露第一鳍和第二鳍。

权利要求书1.  一种用于制造鳍式场效应晶体管（FinFET）器件的方法，所述方法 包括： 在衬底上方形成具有第一厚度的第一介电层； 蚀刻所述第一介电层和所述衬底以形成第一鳍和第二鳍，所述第一介 电层位于所述第一鳍和所述第二鳍之上； 沿着所述第一鳍和所述第二鳍的侧壁形成厚度不同于第一厚度的第二 介电层； 在所述第一鳍和所述第二鳍上方形成保护层； 去除所述第二鳍上的所述保护层的一部分和所述第一介电层； 使所述第二鳍凹进以形成沟槽； 在所述沟槽中凹进的第二鳍上外延生长半导体材料层；以及 去除所述保护层以显露所述第一鳍和所述第二鳍，使得： 所述第一鳍由衬底材料形成，并且所述第一介电层位于其顶部上 且所述第二介电层位于其侧壁上；以及 所述第二鳍由所述半导体材料层形成。 2.  根据所述权利要求1所述的方法，其中，在高于450℃的工艺温度 下形成所述第一介电层。 3.  根据所述权利要求1所述的方法，其中，在温度高于450℃的氧气 环境中，通过退火来形成所述第二介电层。 4.  根据所述权利要求1所述的方法，进一步包括： 在蚀刻所述衬底以形成所述第一鳍和所述第二鳍之后，在所述衬底的 上方沉积隔离层，包括填充所述第一鳍和所述第二鳍之间的间隔；以及 使所述隔离层凹进以形成隔离区。 5.  根据所述权利要求1所述的方法，进一步包括： 在使所述第二鳍凹进之后，去除沿着所述第二鳍的侧壁的所述第二介 电层。 6.  根据所述权利要求1所述的方法，其中，在使隔离层凹进期间，在 所述第一鳍和所述第二鳍上的所述第一介电层的外边缘处形成凹部。 7.  根据所述权利要求1所述的方法，其中，通过基本不蚀刻所述保护 层的选择性蚀刻来形成所述沟槽，其中，所述沟槽将所述保护层作为其侧 壁。 8.  根据所述权利要求7所述的方法，其中，所述沟槽的侧壁控制所述 半导体材料层在所述沟槽中外延生长的形状。 9.  一种用于制造鳍式场效应晶体管（FinFET）器件的方法，所述方法 包括： 在衬底上方沉积具有第一厚度的第一介电层； 蚀刻所述第一介电层和所述衬底以形成第一鳍、第二鳍和第三鳍； 沿着所述第一鳍、所述第二鳍和所述第三鳍的侧壁形成具有不同于所 述第一厚度的第二厚度的第二介电层； 在所述第二鳍的上方形成第一半导体材料层；以及 在所述第三鳍的上方形成第二半导体材料层。 10.  一种鳍式场效应晶体管（FinFET）器件，包括： 第一鳍和第二鳍，其中： 所述第一鳍由第一半导体材料形成，第一介电层位于其顶部上且 第二介电层沿着其侧壁，所述第一介电层的厚度基本不同于所述第二 介电层的厚度，所述第一介电层的侧壁具有凹形轮廓； 所述第二鳍由第二半导体材料层形成；以及 所述第三鳍由第三半导体材料层形成；以及 隔离区，位于所述第一鳍和所述第二鳍之间。

说明书制造FinFET器件的方法
技术领域
本发明涉及半导体技术领域，更具体地，涉及鳍式场效应晶体管器件及 其制造方法。
背景技术
半导体集成电路（IC）工业经历了指数式增长。IC材料和设计中的技 术进步产生了一代又一代IC，其中，每代IC都比前一代IC具有更小和更 复杂的电路。在IC演化的过程中，功能密度（即，单位芯片面积上的互连 器件的数量）普遍增加，而几何尺寸（即，使用制造工艺可以形成的最小 组件（或线））减小。这种按比例缩小的工艺通常通过提高生产效率和降 低相关成本提供益处。
这种按比例缩小也增加了处理和制造IC的复杂性，为了实现这些进 步，需要IC处理和制造中的类似的发展。例如，已经引入诸如鳍式场效应 晶体管（FinFET）的三维晶体管以代替平面晶体管。尽管现有的FinFET 器件及FinFET器件的制造方法通常已经足以实现其预期目的，但是并非在 各个方面都符合要求。期望该领域有所改进。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一 种用于制造鳍式场效应晶体管（FinFET）器件的方法，所述方法包括：在 衬底上方形成具有第一厚度的第一介电层；蚀刻所述第一介电层和所述衬 底以形成第一鳍和第二鳍，所述第一介电层位于所述第一鳍和所述第二鳍 之上；沿着所述第一鳍和所述第二鳍的侧壁形成厚度不同于第一厚度的第 二介电层；在所述第一鳍和所述第二鳍上方形成保护层；去除所述第二鳍 上的所述保护层的一部分和所述第一介电层；使所述第二鳍凹进以形成沟 槽；在所述沟槽中凹进的第二鳍上外延生长半导体材料层；以及去除所述 保护层以显露所述第一鳍和所述第二鳍，使得：所述第一鳍由衬底材料形 成，并且所述第一介电层位于其顶部上且所述第二介电层位于其侧壁上； 以及所述第二鳍由所述半导体材料层形成。
在该方法中，在高于450℃的工艺温度下形成所述第一介电层。
在该方法中，在温度高于450℃的氧气环境中，通过退火来形成所述第 二介电层。
该方法进一步包括：在蚀刻所述衬底以形成所述第一鳍和所述第二鳍 之后，在所述衬底的上方沉积隔离层，包括填充所述第一鳍和所述第二鳍 之间的间隔；以及使所述隔离层凹进以形成隔离区。
该方法进一步包括：在使所述第二鳍凹进之后，去除沿着所述第二鳍 的侧壁的所述第二介电层。
在该方法中，在使隔离层凹进期间，在所述第一鳍和所述第二鳍上的 所述第一介电层的外边缘处形成凹部。
在该方法中，通过基本不蚀刻所述保护层的选择性蚀刻来形成所述沟 槽，其中，所述沟槽将所述保护层作为其侧壁。
在该方法中，所述沟槽的侧壁控制所述半导体材料层在所述沟槽中外 延生长的形状。
根据本发明的另一方面，提供了一种用于制造鳍式场效应晶体管 （FinFET）器件的方法，所述方法包括：在衬底上方沉积具有第一厚度的 第一介电层；蚀刻所述第一介电层和所述衬底以形成第一鳍、第二鳍和第 三鳍；沿着所述第一鳍、所述第二鳍和所述第三鳍的侧壁形成具有不同于 所述第一厚度的第二厚度的第二介电层；在所述第二鳍的上方形成第一半 导体材料层；以及在所述第三鳍的上方形成第二半导体材料层。
在该方法中，在高于450℃的工艺温度下形成所述第一介电层。
在该方法中，在温度高于450℃的氧气环境中，通过退火来形成所述第 二介电层。
该方法进一步包括：在蚀刻所述衬底以形成所述第一鳍和所述第二鳍 之后，在所述衬底上方沉积隔离层，包括填充所述第一鳍、所述第二鳍和 所述第三鳍之间的间隔；以及使所述隔离层凹进以形成隔离区。
在该方法中，在使所述隔离层凹进期间，在所述第一鳍、所述第二鳍 和所述第三鳍上的所述第一介电层的外边缘处形成凹部。
在该方法中，在所述第二鳍的上方形成所述第一半导体材料层包括： 在所述第一鳍、所述第二鳍和所述第三鳍的上方沉积第一保护层；去除所 述第二鳍上的所述第一保护层的一部分和所述第一介电层；使所述第二鳍 凹进以形成第一沟槽；沿着所述第二鳍的侧壁去除所述第二介电层；以及 在所述第一沟槽中外延生长所述第一半导体材料层，其中，所述第一沟槽 的侧壁控制所述第一半导体材料层在所述第一沟槽中外延生长的形状。
在该方法中，在所述第三鳍的上方形成所述第二半导体材料层包括： 在所述第一保护层的上方沉积第二保护层，包括在所述第一半导体材料层 的上方沉积所述第二保护层；去除所述第三鳍上的所述第二保护层的一部 分、所述第一保护层的一部分和所述第一介电层；使所述第三鳍凹进以形 成第二沟槽；沿着所述第三鳍的侧壁去除所述第二介电层；以及在所述第 二沟槽中外延生长所述第二半导体材料层，其中，所述第二沟槽的侧壁控 制所述第二半导体材料层在所述第二沟槽中外延生长的形状。
该方法进一步包括：去除所述第二保护层和所述第一保护层以显露所 述第一鳍、所述第二鳍和所述第三鳍，使得所述第一鳍由所述衬底材料形 成，所述第一介电层位于其顶部上且所述第二介电层位于其侧壁上；所述 第二鳍由所述第一半导体材料层形成；以及所述第三鳍由所述第二半导体 材料层形成。
该方法进一步包括：在去除所述第二保护层和所述第一保护层之前， 实施化学机械抛光（CMP）以抛光所述第一半导体材料层和所述第二半导 体材料层。
根据本发明的又一方面，提供了一种鳍式场效应晶体管（FinFET）器 件，包括：第一鳍和第二鳍，其中：所述第一鳍由第一半导体材料形成， 第一介电层位于其顶部上且第二介电层沿着其侧壁，所述第一介电层的厚 度基本不同于所述第二介电层的厚度，所述第一介电层的侧壁具有凹形轮 廓；所述第二鳍由第二半导体材料层形成；以及所述第三鳍由第三半导体 材料层形成；以及隔离区，位于所述第一鳍和所述第二鳍之间。
在该FinFET器件中，所述第二半导体材料层形成在所述第一半导体材 料层上方。
该FinFET器件进一步包括：第三鳍由位于所述第一半导体材料层上方 的所述第三半导体材料层形成；以及所述隔离区，位于所述第三鳍和所述 第二鳍之间。
附图说明
当结合附图进行阅读时，通过以下详细描述可以更好理解本发明的各 个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。事 实上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的各个方面的用于制造FinFET器件的示例性方法的 流程图。
图2至图15是根据图1的方法构造的处于制造阶段的示例性FinFET 器件的截面图。
具体实施方式
以下公开内容提供了许多用于实施本发明的不同特征的不同实施例或 实例。以下描述了组件和布置的具体实例以简化本发明。当然，这些仅仅 是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或 者上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的 实施例，且也可以包括可以在第一部件和第二部件之间形成附加部件，使 得第一部件和第二部件可以不直接接触的实施例。此外，本发明在各个实 例中可以重复参考标号和/或字母。这种重复是为了简单和清楚的目的，且 其本身不指示所讨论的各个实施例和/或配置之间的关系。
本发明涉及但不以其他方式限制FinFET器件。例如，FinFET器件可 以是包括P型金属氧化物半导体（PMOS）FinFET器件和N型金属氧化物 半导体（NMOS）FinFET器件的互补金属氧化物半导体（COMS）器件。 以下公开将继续通过FinFET实例说明本发明的各个实施例。然而，应该理 解，除非特别声明，否则该应用不应该限于特定类型的器件。
图1是根据本发明的各个方面用于制造器件200的方法100的流程图。 图2至图15是根据图1的方法100所构造的处于制造阶段的器件200的截 面图。参考图1至图15共同描述了方法100和器件200。应该理解，在方 法100之前、期间和之后可以提供附加的步骤，且对于该方法的其他实施 例，所描述的一些步骤可以取代或删除。
参考图1和图2，方法100开始于步骤102，在衬底210上方沉积第一 介电层220和硬掩模层230。衬底210可以是块状硅衬底。可选地，衬底 210可以包括元素半导体，诸如晶体结构的硅或锗；化合物半导体，诸如 硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；或它们的 组合。可能的衬底210也包括绝缘体上硅（SOI）衬底。使用注氧隔离 （SIMOX）、晶圆接合和/或其他合适的方法来制造SOI衬底。
一些示例性衬底210也包括绝缘层。绝缘层包含任何合适的材料，包 括氧化硅、蓝宝石和/或它们的组合。示例性绝缘层可以是埋氧层（BOX）。 通过诸如注入（例如，SIMOX）、氧化、沉积和/或其他合适的工艺的任何 合适的工艺来形成绝缘体。在一些示例性FinFET前体中，绝缘层是绝缘体 上硅衬底的组件（例如，层）。
衬底210可以包括取决于本领域已知的设计需求的各个掺杂区。掺杂 区可以掺杂有诸如硼或BF2的p型掺杂剂；诸如磷或砷的n型掺杂剂；或 它们的组合。掺杂区可以直接以P阱结构、N阱结构、双阱结构或使用凸 起结构形成在衬底210上。衬底210可以进一步包括诸如配置为N型金属 氧化物半导体晶体管器件的区域和配置为P型金属氧化物半导体晶体管器 件的区域的各个有源区。
在本实施例中，可以通过热氧化、化学氧化、化学汽相沉积（CVD） 或任何适当的方法来沉积第一介电层220。第一介电层220可以包括氧化 硅、氮氧化硅或其他合适的材料。第一介电层220具有第一厚度t1。在一 个实施例中，在高于450℃的工艺温度下形成第一介电层220。硬掩模（HM） 层230包括氮化硅、碳化硅、氧化钛、氮化钛、氧化钽、氮化钽或任何合 适的材料。此外，HM层230可以包括单层或多层。HM层230不同于第一 介电层220，以在稍后描述的随后的蚀刻期间实现蚀刻选择性。可以通过 诸如CVD或物理汽相沉积（PVD）的合适的技术来沉积HM层230。
参考图1和图3，方法100进行至步骤104，其中，在衬底210上方形 成鳍310。在一些实施例中，在衬底210上形成多于一个的鳍310。通过包 括光刻和蚀刻工艺的任何合适的工艺来形成鳍310。示例性光刻工艺包括： 在衬底210上方形成光刻胶层（光刻胶），曝光光刻胶且显影光刻胶以形 成图案化光刻胶。然后通过图案化光刻胶蚀刻HM层230、第一介电层220 和衬底210以形成鳍310。可选地，首先通过图案化光刻胶蚀刻HM层230， 且通过蚀刻的HM层230蚀刻衬底210以形成鳍310。蚀刻工艺可以包括 选择性湿蚀刻或选择性干蚀刻。湿蚀刻溶液包括四甲基氢氧化铵（TMAH）、 HF/HNO3/CH3COOH溶液或其他合适的溶液。干蚀刻工艺包括使用基于氯 的化学制品的偏置等离子体蚀刻工艺。其他干蚀刻气体包括CF4、NF3、SF6和He。为了更清楚更好地描述方法100，现在分别用参考标号310A、310B 和310C标记鳍310。这些鳍可以用于不同的器件元件。例如，鳍310A用 于I/O元件，鳍310B用于P型FET，以及鳍310C用于N型FET。
参考图1和图4，方法100进行至步骤106，其中，在衬底210上形成 隔离区320以隔离衬底210的有源区。例如，隔离区320使鳍310分隔开。 可以使用诸如浅沟槽隔离（STI）的传统的隔离技术来形成隔离区320。在 一个实施例中，隔离介电层沉积在衬底210上方，包括填充鳍310之间的 间隔。隔离介电层包括氧化硅、氮化硅、氮氧化硅或其他合适的材料或它 们的组合。通过CVD、ALD或任何其他合适的技术沉积隔离介电层。随后 可以实施化学机械抛光（CMP）工艺以去除多余的隔离介电层。进一步使 隔离介电层凹进以露出鳍310的一部分且形成隔离区320。凹进工艺可以 包括湿蚀刻和干蚀刻。在一个实施例中，在凹进工艺期间，蚀刻第一介电 层220的外边缘，以在鳍310的顶部上形成凹形轮廓侧壁325。
参考图1和图5，方法100进行至步骤108，其中，形成第二介电层 330。可以通过退火工艺形成第二介电层330。可以在蒸汽环境和氧气环境 的组合环境中或在惰性气体的氛围下进行退火工艺。退火工艺的温度高于 450℃。在一个实施例中，第二介电层330是通过退火工艺所形成的氧化硅。 在本实施例中，第二介电层330沿着鳍310的侧壁共形地形成且具有第二 厚度t2。第二厚度t2可以基本不同于第一厚度t1。在一个实施例中，第一 厚度t1在到的范围内，且第二厚度t2在到的范围内。 可以通过诸如退火温度和退火时间的热退火条件来控制第二厚度t2。在一 个实施例中，第一介电层220和第二介电层330一起用作鳍310A的栅极介 电层。
参考图1和图6，方法100进行至步骤110，其中，在衬底210上方沉 积保护层410（包括围绕鳍310）。保护层410可以包括介电材料（诸如氮 化硅或碳化硅），但是不同于第一介电层220，以在随后的蚀刻工艺期间 实现蚀刻选择性。在一个实施例中，第一保护层410是氮化硅。可以通过 CVD、ALD、PVD或其他合适的技术来沉积保护层410。
参考图1和图7，方法100进行至步骤112，去除鳍310B的保护层410 的一部分、HM层230和第一介电层220。可以通过光刻图案化工艺和蚀刻 工艺来实现去除工艺。蚀刻工艺可以包括湿蚀刻、干蚀刻或它们的组合。 在蚀刻工艺期间，鳍310A和310C通过光刻胶层进行保护且保持完好无损。 在蚀刻工艺之后，通过湿式剥离或等离子体灰化来去除光刻胶。
参考图1和图8，方法100进行至步骤114，其中，使鳍310B凹进以 形成第一沟槽420。凹进工艺可以包括选择性湿蚀刻或选择性干蚀刻，从 而选择性地蚀刻鳍310B以及第二介电层330但是基本不蚀刻第一保护层 410。因此，第一沟槽420具有作为其侧壁的第一保护层410。湿蚀刻溶液 可以包括TMAH、HF/HNO3/CH3COOH溶液或其他合适的溶液。干蚀刻工 艺包括使用基于氯的化学制品的偏置等离子体蚀刻工艺。其他干蚀刻气体 包括CF4/NF3、SF6/He或任何其他合适的气体。在一个实施例中，在使鳍 310B凹进之后，通过另一蚀刻来去除第二介电层330。在凹进工艺期间， 鳍310A和鳍310C通过第一保护层410进行保护且保持完好无损。
参考图1和图9，方法100进行至步骤116，其中，在第一沟槽420中 的凹进的鳍310B的上方外延生长第一半导体材料层510。第一沟槽420的 侧壁可以在第一半导体材料层510的生长期间控制其形状。第一半导体材 料层510由以下材料形成：诸如锗（Ge）或硅（Si）的单元素半导体材料； 或诸如砷化镓（GaAs）、砷化铝镓（AlGaAs）的化合物半导体材料；或诸 如硅锗（SiGe）、砷化镓磷（GaAsP）的半导体合金。外延工艺包括CVD 沉积技术（例如，汽相外延（VPE）和/或超高真空CVD（UHV-CVD））、 分子束外延和/或其他合适的工艺。从现在起，本发明将沉积在凹进的鳍 310B上方的第一半导体材料层510称为鳍520；鳍310A和310C保持不变。
参考图1和图10，方法100进行至步骤118，其中，在衬底210上方 （包括鳍520上方）沉积第二保护层610。在很多方面，可以类似于以上 结合图6所讨论的第一保护层410来形成第二保护层610。在一个实施例 中，第二保护层610具有与第一保护层410相同的材料。
参考图1和图11，方法100进行至步骤120，其中，去除鳍310C的第 二保护层610的一部分、HM层230和第一介电层220。在很多方面，可以 类似于以上结合图7相联系所讨论的去除工艺来实施去除工艺。在蚀刻工 艺期间，鳍310A和鳍520通过光刻胶层进行保护且保持完好无损。
参考图1和图12，方法100进行至步骤122，其中，使鳍310C凹进以 形成第二沟槽710。在很多方面，可以类似于以上结合图8所讨论的凹进 工艺来实施凹进。在凹进工艺期间，鳍310A和鳍520通过第二保护层610 进行保护且保持完好无损。
参考图1和图13，方法100进行至步骤124，其中，在凹进的鳍310C 的顶部上外延生长第二半导体材料层720且填充沟槽710。第二半导体材 料层720由以下材料形成：诸如锗（Ge）或硅（Si）的单元素半导体材料； 或诸如砷化镓（GaAs）、砷化铝镓（AlGaAs）的化合物半导体材料；或诸 如硅锗（SiGe）、砷化镓磷（GaAsP）的半导体合金。在很多方面，可以 类似于以上结合图9所讨论的外延生长工艺来实施外延生长工艺。从现在 起，本发明将具有沉积在凹进的鳍310C上方的第二半导体材料层710的鳍 称为鳍730；鳍520和310A保持不变。
参考图1和图14，方法100进行至步骤126，其中，去除第二保护层 610、第一保护层410、第一半导体材料层510的一部分和第二半导体材料 层720的一部分。在一个实施例中，实施CMP以抛光上述层的背面，从而 露出鳍310A的第一介电层220且提供鳍520和鳍730的平坦的表面。
参考图1和图15，方法100进行至步骤128，其中，去除第二保护层 610和第一保护层410以显露鳍310A、鳍520和鳍730。蚀刻工艺可以包 括选择性湿蚀刻或选择性干蚀刻，以选择性蚀刻第二保护层610和第一保 护层410但是基本不蚀刻第一介电层220、第二介电层330、第一半导体材 料层510和第二半导体材料层720。在该步骤中，显露具有在顶部上带有 凹形轮廓侧壁325的第一介电层220和沿着鳍310A的侧壁的第二介电层 330的鳍310A。此外，显露分别具有第一半导体层510和第二半导体层720 的鳍510和鳍730。
在方法100之前、期间和之后可以提供附加的步骤，且对于方法100 的其他实施例，所描述的一些步骤可以替换或删除。
器件200可以经历进一步的CMOS或MOS技术处理以形成本领域已 知的各个部件和区域。例如，在衬底210上方（包括（围绕）鳍310的一 部分的上方）形成高k/金属栅极（HK/MG）叠层。HK/MG栅极叠层可以 包括介电层和栅电极层。介电层可以包括界面层（IL）和HK介电层。高k 介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧 化锆、氧化铝、二氧化铪-氧化铝（HfO2-Al2O3）合金，其他合适的高k介 电材料和/或它们的组合。通过任何合适的工艺在介电层上方形成栅电极 层。栅电极层可以包括任何合适的材料，诸如多晶硅、铝、铜、钛、钽、 钨、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、 TaSiN、金属合金、其他合适的材料和/或它们的组合。
在另一实例中，源极和漏极（S/D）区形成在栅极结构的每一侧上。可 以通过凹进、外延生长和注入技术来形成S/D区。随后的工艺也可以在衬 底210上形成各个接触件/通孔/线和多层互连部件（例如，金属层和层间介 电层），以被配置为连接器件200的各个部件或结构。例如，多层互连件 包括诸如常规通孔或接触件的垂直互连件和诸如金属线的水平互连件。各 个互连部件可以采用包括铜、钨和/或硅化物的各种导电材料。在一个实例 中，镶嵌和/或双镶嵌工艺用于形成铜相关的多层互连结构。
基于以上所述，本发明提供了用于制造FinFET器件的方法。该方法采 用通过第一鳍的顶部上的不同厚度的介电层的灵活性在第一鳍的上方形成 介电层，和沿着第一鳍侧壁形成介电层。介电层可以用作第一鳍的栅极介 电层。该方法也采用在第一鳍的上方形成介电层之后，通过在凹进的第二 鳍和凹进的第三鳍上分别外延生长不同的半导体材料层来形成第二鳍和第 三鳍。因此，形成第一鳍的介电层期间，工艺温度不会对外延生长的第二 鳍和第三鳍产生不利影响。
本发明提供了制造的FinFET器件的许多不同的实施例，该FinFET器 件提供优于现有技术的一种或多种改进。在一个实施例中，用于制造 FinFET器件的方法包括：在衬底上方形成具有第一厚度的第一介电层，蚀 刻第一介电层和衬底以形成第一鳍和第二鳍。第一鳍和第二鳍具有位于它 们的顶部上的第一介电层。该方法也包括沿着第一鳍和第二鳍的侧壁形成 具有第二厚度的第二介电层。第二厚度基本不同于第一厚度。该方法也包 括：在第一鳍和第二鳍的上方形成保护层，去除第二鳍上的保护层的一部 分和第一介电层，使第二鳍凹进以形成沟槽，在沟槽中的凹进的第二鳍上 外延生长半导体材料层以及去除保护层，以显露第一鳍和第二鳍，诸如由 衬底材料形成的第一鳍：具有在其顶部上的第一介电层和在其侧壁上的第 二介电层，且第二鳍由第一半导体材料层形成。
在另一实施例中，用于制造FinFET器件的方法包括在衬底上方沉积第 一介电层。第一介电层具有第一厚度。该方法也包括蚀刻第一介电层和衬 底以形成第一鳍、第二鳍和第三鳍。该方法也包括沿着第一鳍、第二鳍和 第三鳍的侧壁形成第二介电层。第二介电层具有不同于第一厚度的第二厚 度。该方法也包括在第二鳍上方形成第一半导体材料层和在第三鳍上方形 成第二半导体材料层。
在又一实施例中，鳍式场效应晶体管（FinFET）器件包括位于衬底上 方的第一鳍、第二鳍和第三鳍。由第一半导体材料所形成的第一鳍具有在 其顶部上的第一介电层和沿着其侧壁的第二介电层。第一介电层的厚度基 本不同于第二介电层的厚度。第一介电层的外边缘具有凹形轮廓。第二鳍 由第二半导体材料层形成且第三鳍由第三半导体材料形成。该器件也包括 在第一鳍、第二鳍和第三鳍之间的隔离区。
前面概述了若干实施例的特征，使得本领域普通技术人员可以更好地 理解本发明的各个方面。本领域普通技术人员应该理解，它们可以很容易 地使用本发明作为基础，来设计或修改用于实现与在此介绍的实施例相同 的目的和/或获得相同优点的其他工艺和结构。本领域普通技术人员也应该 意识到，这种等同构造没有背离本发明的精神和范围，并且在不背离本发 明的精神和范围的情况下，本文中可以对其做出多种变化、替换以及改变。