半导体装置及其制造方法.pdf

本发明公开了一种半导体装置及其制造方法，该半导体装置的制造方法包括：提供一衬底，此衬底具有多个有源层；形成多个孔洞(BLC holes)穿过多个有源层；填充绝缘材料(OX seals)于孔洞，以形成多个填充孔洞。孔洞位于有源层上，因此在填充步骤后，有源层可形成有源条纹的多个叠层，且叠层终止于由绝缘材料填满的孔洞。

权利要求书1.  一种半导体装置的制造方法，包括： 提供一衬底，该衬底具有多个有源层； 形成多个孔洞(BLC holes)穿过这些有源层；以及 填充一绝缘材料(OX seals)于这些孔洞，以形成多个填充孔洞， 其中这些孔洞位于这些有源层上，因此在该填充步骤后，这些有源层 可形成有源条纹的多个叠层，这些叠层终止于由该绝缘材料填满的这些孔 洞。 2.  根据权利要求1所述的方法，其中这些孔洞以列状配置，该方法 包括： 使用一掩模定义多条并行线，这些并行线包括各自穿过这些孔洞中这 些填充孔洞的线；以及 以一第一刻蚀工艺刻蚀这些有源层与这些填充孔洞，以形成有源条纹 的这些叠层，这些叠层终止于绝缘材料的条纹，线穿过于各自的这些孔洞。 3.  根据权利要求1所述的方法，其中这些孔洞呈一第一列与一第二 列配置，该方法包括： 使用一掩模定义多条并行线，这些并行线包括了一第一线子集(first  subset of lines)及一第二线子集(second subset of lines)，该第一线子集穿过 于该第一列内的各这些填充孔洞，该第二线子集穿过于该第二列内的各这 些填充孔洞；而且 使用一第一刻蚀工艺，刻蚀这些多层有源层与这些填充孔洞，以形成 包括有源条的这些叠层，这些叠层包括了一第一组叠层及一第二组叠层， 该第一组叠层终止于穿过各这些第一列排列的孔洞之上由绝缘材料制成 的绝缘条，该第二组叠层终止于各自穿过于这些第二列排列的孔洞之上由 绝缘材料制成的绝缘条。 4.  根据权利要求3所述的方法，其中在第二组叠层内，这些绝缘材 料的条纹位于该第二组叠层的终止端，选择栅极结构位于第一组叠层的有 源条纹之上，并位于该第二组叠层的绝缘材料之间。 5.  根据权利要求1所述的方法，其中这些孔洞呈一第一列配置，该 方法包括： 形成多个导体柱，以一第二列排列方式配置； 使用一掩模定义多条并行线，这些并行线包括各自穿过第一列排列配 置的这些孔洞的线，以及穿过第二列排列配置的这些导体柱的线；且 使用一第一刻蚀工艺刻蚀这些多层有源层、这些导体柱及这些填充孔 洞，以形成多个叠层，这些叠层包括了更细的导体柱，且终止于各自穿过 排列于导体柱与孔洞的绝缘条。 6.  根据权利要求1所述的方法，包括： 以一第一刻蚀工艺刻蚀这些有源层与这些孔洞内的该绝缘材料，以形 成有源条纹(BL)的这些叠层，以及与这些叠层对位(aligned)的多个绝缘条 纹。 7.  根据权利要求6所述的方法，其中该衬底具有间隔排列且由一第 一导体材料制成的多个柱，这些柱延伸穿越并连接这些有源层，该方法包 括： 使用该第一刻蚀工艺刻蚀间隔排列的这些柱，以形成较窄的多个导体 柱，这些导体柱与这些叠层对位且位于有源条纹的这些叠层的一第一端与 这些绝缘条纹之间。 8.  根据权利要求7所述的方法，包括： 使用该第一刻蚀工艺刻蚀这些有源层，以形成由接垫(BL pads)组成的 叠层，于有源条纹的这些叠层的一第二端处终止这些有源条纹。 9.  根据权利要求8所述的方法，包括： 通过于衬底上沉积一第二导体材料，形成由导体材料构成的一衬底； 且 使用一第二刻蚀工艺刻蚀导体材料的该衬底，以移除这些有源条纹、 这些源极线、这些绝缘条纹、这些接垫的叠层、字线、接地选择线以及串 选择栅极结构的图案所定义区域上的该第二导体材料。 10.  根据权利要求9所述的方法，包括： 使用一第三刻蚀工艺刻蚀导体材料的该衬底，以在这些叠层上形成这 些字线、这些接地选择线以及这些串选择栅极结构，其中的一串选择栅极 结构位于一个特定的叠层之上，该特定叠层位于这些叠层之中，该串选择 栅极结构与位于这些叠层中相邻叠层之上的串选择栅极结构隔离。 11.  根据权利要求9所述的方法，包括： 在导体材料的该衬底形成之前，形成一存储材料层，该存储材料层位 于这些叠层中的有源条纹的侧壁。 12.  一种半导体装置的制造方法，包括： 提供具有多个有源层的一衬底； 形成穿过这些有源层的多个孔洞(BLC holes)，这些孔洞包括了一第一 列孔洞与一第二列孔洞； 使用一绝缘材料填满这些孔洞以形成填充孔洞；且 刻蚀这些有源层与这些填充孔洞以形成一第一组与一第二组交叉叠 层，该第一组交叉叠层与该第二组交叉叠层由这些有源条纹形成且对准并 终止于这些绝缘条纹，该第一组交叉叠层包括了由一第一接垫叠层内的接 垫延伸出的有源条纹，且终止于第一列内相应的填充孔洞剩余的绝缘条纹， 该第二组交叉叠层包括了由一第二接垫叠层内的接垫延伸出的有源条纹， 且终止于第二列内相应的填充孔洞剩余的绝缘条纹。 13.  一种半导体装置，包括： 一衬底，具有有源条纹的多个叠层，这些叠层中的有源条纹包括了一 第一组与一第二组有源条纹交叉叠层；以及 一第一列绝缘条纹与一第二列绝缘条纹， 其中第一组有源条纹交叉叠层中的有源条纹自一第一接垫叠层中的 叠层延伸且对准并终止于相应的该第一列绝缘条纹，而且位于第二组有源 条纹交叉叠层中的有源条纹自一第二接垫叠层中的叠层延伸且对准并终 止于相应的该第二列绝缘条纹。 14.  根据权利要求13所述的装置，包括多个源极线柱，这些源极线 柱与这些叠层对位且位于有源条纹的这些叠层的一端与该第一列绝缘条 纹或该第二列绝缘条纹之间。 15.  根据权利要求13所述的装置，包括位于这些叠层上的字线、这 些接地选择线以及这些串选择栅极结构，其中之一串选择栅极结构位于一 个特定的叠层之上，该特定叠层位于这些叠层之中，该串选择栅极结构与 位于这些叠层中相邻叠层之上的串选择栅极结构隔离。 16.  根据权利要求13所述的方法，包括了一存储材料层，该存储材 料层位于这些叠层中的有源条纹的侧壁。 17.  一种半导体装置，包括： 一衬底，具有有源条纹的多个叠层，这些有源条纹在这些叠层的一端 包括导体材料条纹；以及 一列绝缘条纹， 其中位于这些叠层中的有源条纹自一半导体垫叠层中延伸且对准并 终止于相应的该列绝缘条纹，该列绝缘条纹位于这些叠层中由导体材料制 成的有源条纹端点处。

说明书半导体装置及其制造方法
技术领域
本发明是有关于三维存储器装置，且特别是提供此些存储器装置中位 线与字线的制造方法，以及可用此些方法制作的存储结构的实施例。
背景技术
现今设计的高密度存储器装置包括了闪存单元阵列，或其他型式的存 储器单元。在一些实施例中，存储器单元包括了可以被配置成三维结构的 薄膜晶体管。
在一实施例中，一个三维存储器装置包括多个存储器单元串的叠层， 此叠层包括了由绝缘材料相互分开的有源条纹。三维存储器装置包括一阵 列，内有多个字线结构，多个串选择结构，以及接地选择线，并在叠层上 正交排列。存储器单元包括了形成于叠层中有源条纹的侧表面与字线结构 交叉处的电荷储存结构。
三维存储器装置由多个平面赋予特征，各平面可包括一有源条纹的平 面阵列。平面上的有源条纹的一端可以终止于接触垫，另一端可以终止于 源极线。有源条纹可在任一端有不规则与不连续的图案，此些图案对包括 有源条纹刻蚀的工艺造成挑战。甚至，串选择栅极结构的图案在两相邻叠 层之间以绝缘方式处理，而字线在两相邻叠层之间并没有受到绝缘处理。 因此，由于字线和串选择栅极结构的图案不同，形成字线与串选择栅极结 构的刻蚀工艺极为复杂。
在三维存储器制造过程中，我们渴望改进工艺使其有更高的可靠度与 更低的成本。
发明内容
一种半导体装置的制造方法，包括：提供一衬底，此衬底具有多个有 源层；形成多个孔洞穿过此些有源层；以及填充例如是密封氧化物(oxide  seal)的绝缘材料(OX seals)于此些孔洞，以形成多个填充孔洞，其中此些孔 洞位于此些有源层上，因此在填充步骤后，此些有源层可形成有源条纹的 多个叠层，且此些叠层终止于由此绝缘材料填满的孔洞。
在一实施例中，此些孔洞成一列状配置，一掩模被用于定义多个并行 线，包括了穿过各填充孔洞上的线；有源条纹与填充孔洞可用一第一刻蚀 工艺进行刻蚀，以形成有源条纹组成的此些叠层，有源条纹终止在穿过此 些填充孔洞之上的绝缘条纹。
在另一实施例中，此些孔洞可配置为一第一列孔洞和一第二列孔洞， 一掩模被用于定义多个并行线，包括了一第一线子集穿过第一列孔洞之上， 以及一第二线子集穿过第二列孔洞之上，此些有源条纹与填充孔洞可用一 第一刻蚀工艺进行刻蚀，以形成由有源条纹组成的一第一组叠层，第一组 叠层终止于穿过第一列填充孔洞之上的绝缘条纹，以及一第二组叠层，第 二组叠层终止在穿过第二列填充孔洞之上的绝缘条纹。选择栅极结构可形 成于第一组叠层里的有源条纹上方，且位于第二组叠层终止处的绝缘条纹 之间。
在另一实施例中，此些孔洞可配置为一第一列孔洞，以及多个导体柱 可被配置为第二列导体柱，一掩模被用于定义多个并行线，包括了穿过第 一列孔洞之上的线，以及穿过第二列导体柱之上的线。这些有源条纹、填 充孔洞与导体柱可用一第一刻蚀工艺进行刻蚀，以形成多个由有源条纹形 成的叠层，其中包括了更窄的导体柱条纹以及终止在穿过填充孔洞与导体 柱之上的绝缘条纹。
有源条纹与位于孔洞内的绝缘材料可使用一第一刻蚀工艺进行刻蚀， 以形成由有源条纹形成的叠层，以及与叠层对位的多个绝缘条纹。此衬底 有多个间隔的导体柱以一第一导体材料制成且与有源条纹连接。此些间隔 的导体柱可用第一刻蚀工艺进行刻蚀，以形成多个，更细的导体柱与叠层 对位且位于有源条纹的一第一端与绝缘条纹之间。有源条纹可用第一刻蚀 工艺进行刻蚀，以形成接触垫的叠层，其终止于有源条纹的一第二端。
一导体材料衬底可通过沉积一第二导体材料于衬底上而形成。导体材 料衬底可用一第二刻蚀工艺进行刻蚀，以在导体材料衬底上移除一组由图 案定义的有源条纹、源极线、绝缘条纹、导体垫形成的叠层、字线、接地 选择线以及串选择栅极结构的区域。此导体材料衬底可用一第三刻蚀工艺 进行刻蚀，以在叠层上形成字线、接地选择线以及串选择栅极结构。在此 些叠层中，位于一特定叠层上的一串选择栅极结构与位于相邻叠层上的串 栅极结构呈绝缘状态。
在导体材料衬底形成于衬底之上前，一存储材料层可形成于有源条纹 叠层的侧壁部分。
由此方法所制造的集成电路装置也提供于下。
本发明的其他方面及优点可由下述的图示、说明书及权利要求范围所 说明。
附图说明
图1为一一三维NAND闪存装置的示意图。
图2绘示图1所示的存储器装置的一区块，包括源极线与接触垫叠层 之间的绝缘条纹。
图2到图7绘示在图1的一实施例中，图1的存储器装置制造过程。
图8A-图8C绘示存储器装置在一制造过程中的剖面图。
图9为一存储器装置制造方法的一范例工艺的简化流程图
图10为根据一实施例的集成电路存储器装置的简化方块图。
【符号说明】
ML1、ML2、ML3：金属层
102～105、112～115、451～457、651、652：有源条纹
102B、103B、104B、105B、112A、113A、114A、115A：接触垫
119、109：SSL栅极结构
125-1～125-N、760、1045：字线
126、127、771、772：接地选择线
781、782、783、882：串选择栅极结构
792：选择栅极结构
128、621、622：源极线
129、432、631、632、802、804：绝缘条纹
210、920：有源层
221：第一导体柱
222：第二导体柱
331：第一孔洞
332：第二孔洞
341、342、441、442：位线垫缺口
411、491：第一接触垫
412、492：第二接触垫
421、422：导体柱
431：孔洞
451、452：有源条纹叠层
455：第一组叠层
434、436：绝缘材料条纹
454、456：第二组叠层
461：填充孔洞
471：导体柱
510：绝缘材料
801、803、805：交叉叠层
860；刻蚀掩模
861、862：开口
850：有源条纹叠层
890：绝缘材料
895：存储材料层
1000：集成电路
1055、1030：总线
1050：记忆库译码器
1065：位线
1060：存储器阵列
1050：列译码器
1020、1080：区块
1070：行译码器
1075：数据总线
1005：数据输入线
1085：数据输出线
1090：输出线路
1010：控制器
具体实施方式
多个实施例的详细说明将配合图式与标号叙述。以下的叙述将典型地 参照特定的实施例和方法。能够了解的是，并非是要将本发明限制于这些 特定揭露和方法，相对地，本发明可使用其他元件、方法和实施例加以实 施。此处以较佳的实施例描述本发明，但并未就此限制其范围，本发明的 范围是由权利要求范围所定义。本发明所属技术领域的通常知识者将基于 以下叙述而了解到各种等效的变化。各种不同的实施例中相似的元件是通 常对应相似的元件符号。并且，除非有另外特别的叙述，在各个实施例中 相同的元件通常是具有相同的附图标记。
图1绘示一三维NAND闪存装置的示意图。图1所绘的装置包括了 多个叠层，此些叠层由有源条纹与绝缘条纹交替而成。移除图标的绝缘材 料使附加结构显露出来。举例来说，位于有源条纹之间的绝缘条纹被移除， 且移除位于此些有源条纹叠层之间的绝缘条纹。此结构与位于衬底上的外 围线路(未绘示)结合之后，将作为可于半导体衬底上制造的三维存储器阵 列的一实施例于此详述。其他复合层电路结构一样也可使用于此所述的技 术形成。
如图1所示的例子，一复合层阵列于一绝缘层上形成，且包括多个字 线125-1WL到125-N WL与叠层共形结合。此些叠层内的多个平面包括 了有源层112、113、114与115。在同一平面上的有源条纹，通过接触垫(例 如元件符号102B)以电耦合方式相互连接。
一由接触垫112A、113A、114A与115A形成的叠层终止有源条纹， 如位于叠层内的有源条纹112、113、114与115。如图所示，接触垫112A、 113A、114A与115A以电耦合方式，将字线与阵列中特定平面的译码线路 互相连接。接触垫112A、113A、114A与115A可在叠层被定义时同时图 案化。
一由接触垫102B、103B、104B与105B形成的叠层终止了有源条纹， 如有源条纹102、103、104与105。如图所示，层间导体172、173、174 与175通过接触垫102B、103B、104B与105B与金属层内的不同位线连 接，如一金属层ML3，用以连接位于阵列内的特定平面的译码线路，接触 垫102A、103A、104A与105A形成的叠层可在叠层被定义时同时图案化。
任何给定的有源条纹的叠层与接触垫112A、113A、114A与115A， 或是接触垫叠层102B、103B、104B与105B中任何一个连接，但并非同 时连接两者，有源条纹叠层112、113、114与115的其中一端终止于接触 垫叠层112A、113A、114A与115A，另一端穿过SSL栅极结构119，接 地选择线GSL126，字线125-1WL至125-N WL，接地选择线GSL127， 并终止于源极线128。有源条纹的叠层112、113、114与115与接触垫叠 层102B、103B、104B与105B并没有相互连接。
有源条纹的叠层102、103、104与105其中一端终止于接触垫叠层102B、 103B、104B与105B，另一端穿过SSL栅极结构109，接地选择线GSL127， 字线125-N WL至125-N1WL，接地选择线GSL126，并终止于源极线(被 本图的其他部分所掩盖)。有源条纹的叠层102、103、104与105与接触垫 叠层112B、113B、114B与115B并没有相互连接。
一存储材料层沉积于有源条纹112-115与102-105与字线125-1WL到 125-N WL穿过处的界面区间。其中特别指出，存储材料层形成于叠层中 的有源条纹的侧壁。接地选择线GSL126与接地选择线GSL127与叠层共 形结合，与字线相似。
各个有源条纹叠层的其中一端皆终止于接触垫而另外一端皆终止于 源极线。举例来说，有源条纹叠层112、113、114与115一端终止于接触 垫112A、113A、114A与115A，且另一端终止于源极线128。在图1中较 近的这端(右端)，所有其他有源条纹的叠层皆终止于接触垫102B、103B、 104B与105B，而所有其他有源层的叠层的另一端皆终止于一分开的源极 线。图1中较远的那端(左端)，所有其他有源条纹的叠层皆终止于接触垫 112A、113A、114A与115A，而所有其他有源层的叠层的另一端皆终止于 一分开的源极线。
位线与串选择栅极结构形成于金属层ML1、ML2与ML3上，位线与 一平面译码器(未绘示)连接，串选择栅极结构与一串线路选择译码器(未绘 示)连接。
接地选择线GSL126与127可在字线125-1WL到125-N WL被定义 时，同时被图案化。接地选择装置形成于此些叠层的表面与接地选择线 GSL126、127的交叉点。SSL栅极结构119与109可在同一步骤，字线 125-1WL到125-N WL被定义时，同时被图案化。串选择装置形成于此些 叠层的表面与串选择(SSL)栅极结构119、109的交叉点。这些装置与阵列 中特定叠层内的串选择译码电路相互连接。
图1A绘示了图1所示存储装置的一区块，如图1中椭圆虚线所指出 的，此区块包括一绝缘条纹129，位于源极线128与接触垫102B、103B、 104B与105B形成的叠层之间。绝缘条纹129可用一绝缘材料如氧化物填 满一孔洞。源极线128于叠层的第一端终止了有源条纹叠层112-115。接 触垫102B、103B、104B与105B的叠层终止了一由有源条纹组成的邻近 叠层，邻近叠层于第二端包括了有源条纹102-105。有源条纹102-105如 图1所绘示。
此存储器装置包括了一第一列绝缘条纹与第二列绝缘条纹，以及由有 源条纹构成的一第一组和一第二组的交叉叠层。第一组交叉叠层包括了有 源条纹(元件符号112-115)，其从第一接触垫叠层内的接触垫(元件符号 112A-115A)延伸，并终止于第一列绝缘条纹中对应的绝缘条纹(例如元件 符号129)。第二组交叉叠层包括了有源条纹(元件符号102-105)，其从第 二接触垫叠层内的接触垫(元件符号102B-105B)延伸，并终止于第二列绝 缘条纹中对应的绝缘条纹(未绘示)。一源极线(元件符号128)与一有源条纹 (元件符号112-115)的叠层沿Y方向对位，且位于有源条纹(元件符号 112-115)与一绝缘条纹(元件符号129)之间。绝缘条纹129可为不在第一列 绝缘条纹或第二列绝缘条纹中的一范例。
图2到图7绘示一实施例中图1的存储器装置的工艺。做为一例，图 2绘示了位于部分完成半导体衬底内的一多有源层叠层中的有源层210， 每一有源层皆位于X-Y平面上，其中X方向与Y方向垂直。当此些有源 层沿垂直X-Y平面的Z方向排列时，此衬底有多个间隔且以一第一导体 材料制成的导体柱，导体柱沿Z方向延伸穿越并连接有源层。如有源层 210所示的例，此些间隔的导体柱包括了位于一第一列的一第一导体柱221， 与位于一第二列的一第二导体柱222。第一列与第二列的导体柱沿X-Y平 面上的X方向排列。
有源层(元件符号210)可用本质(intrinsic)或轻微掺杂的多晶硅制成， 而导体柱(元件符号221、222)则使用较重掺杂的n+型多晶硅或是其他考虑 电导性，兼容性以及工艺方便性的导体材料，导体柱(如在图1与图1A的 元件符号128)可以于一刻蚀工艺形成，而交错的有源层与绝缘层可于一填 充工艺中形成。
图3绘示了此装置在工艺后端阶段的情形。在工艺中，通过刻蚀穿越 多个有源层，第一次形成了多个绝缘孔洞，然后以绝缘材料如氧化硅或氧 化氮填满绝缘孔洞。此些孔洞位于叠层中的有源层上，有源层形成于孔洞 填充完毕之后，且终止于此些孔洞。
在此实施例中，在交叉有源条纹形成之时，此些孔洞形成包括了第一 孔洞331的第一列孔洞，以及包括了第二孔洞332的第二列孔洞，第一列 孔洞与第二列在X-Y平面上沿X方向排列，第一列孔洞与沿Y方向排列 的第一列导体柱对位，且第二列孔洞与沿Y方向排列的第二列导体柱对位。 举例来说，位于第一列孔洞的第一孔洞331与位于第二列导体柱的第一导 体柱221互相对位，且于第二列孔洞的第二孔洞332与位于第二列导体柱 的第一导体柱222互相对位。在其他实施例中，有源条纹可不为交叉状态， 且绝缘孔洞可能只成一列状态形成。
尽管孔洞于一有源层(元件符号210)上以线路图案方式绘示，这些孔 洞的深度则与沿Z方向叠层的有源层拥有一样的深度。以绝缘材料填满(元 件符号331、332)的孔洞用于在有源条纹(元件符号112-115，图1)的一端 形成绝缘条纹。这些孔洞有大于有源条纹的宽度(元件符号112-115，图1； 451、452，图4)的临界维度，且会加上一工艺覆盖窗以提供更好的绝缘 性。
位线垫缺口(元件符号341，342)可用于将此装置分割成有源条纹的叠 层，如此有源条纹层可穿过位于各个区块内的接触垫并支撑各自的位线。 举例来说，一个有四层有源条纹层的区块可支撑四组字线。在一实施例中， 位线垫缺口可与刻蚀绝缘孔洞于同一工艺形成，然后以一绝缘材料如氧化 硅或氧化但填满绝缘孔洞。位线垫缺口可用与绝缘孔洞相同的材料填满。 尽管位线垫缺口是以有源层(元件符号210)上的线路图方式绘示，各位线 垫缺口深度则与沿Z方向，与X-Y方向垂直叠层的有源层拥有一样的深 度。
图4绘示了装置的有源层经第一刻蚀工艺刻蚀后的样貌。位线垫缺口 (元件符号441、442)支撑并分割结构成两区块。举例来说，两个区块中的 一第一区块包括了一第一接触垫411与一第二接触垫412，当两个区块中 的一第二区块包括了一第一接触垫491与一第二接触垫492，第一区块与 第二区块各可拥有第一组和第二组交叉的有源条纹。其中第一区块，位于 第一组内的有源条纹由第一接触垫411延伸出去，位于第二组内的有源条 纹由第二接触垫412延伸出去。而在第二区块中，位于第一组内的有源条 纹由第一接触垫491延伸出去，位于第二组内的有源条纹由第二接触垫 492延伸出去。位线垫缺口(元件符号441、442)则可支撑位于一大型阵列 中，左边及右边一区块的重复区块的形成。
在一实施例中，如图4所绘示，孔洞可呈一列状配置。举例来说，此 些孔洞形成包括了第一孔洞331(图3)第一列孔洞。一掩模可用于定义多 个并行线，包括了穿过各孔洞(元件符号461)上的线，有源层(元件符号210， 图3)与填充孔洞(元件符号331，图3)可用一第一刻蚀工艺进行刻蚀，以形 成有源条纹的叠层(元件符号451)，其终止于穿过各孔洞(元件符号431)的 绝缘条纹(元件符号451)。
在另一实施例中，如图4所绘示，孔洞可呈一列状配置。举例来说， 孔洞形成一第一列孔洞包括了一第一孔洞331(图3)与一第二列孔洞包括 了一第二孔洞332(图3)，一掩模可用于定义多个并行线，包括了穿过第一 列孔洞(元件符号461)上的第一线子集，以及穿过第二列孔洞(元件符号462) 上的第二线子集，有源层(元件符号210，图3)与填充孔洞(元件符号331、 332，图3)可用一第一刻蚀工艺进行刻蚀，以形成有源条纹的叠层(元件符 号451、452)，其包括了终止于绝缘材料条纹上的第一组叠层，绝缘材料 条纹穿过第一列中每一孔洞(元件符号431)，以及终止于绝缘材料条纹上 的第二组叠层，绝缘材料条纹穿过于第二列中每一孔洞(元件符号432)。
除此之外，如图7绘示的例，选择栅极结构(元件符号792)可形成于 第一组叠层(元件符号455)中的有源条纹叠层之上，且位于第二组叠层(元 件符号454、456)终止的绝缘条纹(元件符号434、436)之间。
在另一实施例中，孔洞成一第一列配置，以及多个导体柱形成一第二 列配置。举例来说，此些孔洞排列成一第一列，其包括了第一孔洞331(图 3)，导体柱排列成一第二列，其包括了导体柱221(图3)。一掩模可用于定 义多个并行线，包括了穿过第一列各个填充孔洞(元件符号461)上的作用 线，以及穿过第二列各导体柱(元件符号471)上的作用线。有源层(元件符 号210，图3)，导体柱(元件符号221、222，图3)以及填充孔洞(元件符号 331、332，图3)可用一第一刻蚀工艺进行刻蚀，以形成有源条纹的叠层(元 件符号451、452)，此些叠层包括了更细导体柱(元件符号421、422)的有 源条纹，有源条纹终止于穿过在各个填充孔洞与导体柱上的绝缘材料(元件 符号461、471)条纹线。
如图4所绘示的实施例，多个包括有源条纹的叠层通过第一刻蚀工艺 形成。包括有源条纹的叠层形成第一组与第二组包括了有源条纹的交叉叠 层，如图4绘示的实施例所示，第一组包括了有源条纹451、453、455与 457，第二组包括了有源条纹452、454、456与458。位于第一组的有源条 纹与位于第二组的有源条纹相互交替。
多个绝缘条纹在第一刻蚀工艺时，从绝缘材料填充的第一列孔洞与第 二列孔洞形成(元件符号331、332，图3)。此些绝缘条纹沿Y方向与包括 了有源条纹的叠层对位。更细的导体柱包括了第一组与第二组更细的导体 柱，且相邻于第一组与第二组有源条纹形成的交叉叠层。举例来说，位于 第一组绝缘条纹内的绝缘条纹431与位于第一组有源条纹内的有源条纹 451对位，而位于第二组绝缘条纹内的绝缘条纹432与位于第二组有源条 纹内的有源条纹452对位。
多个更细的导体在第一刻蚀工艺时形成于第一列导体柱与第二列导 体柱(元件符号221、222，图3)。导体柱沿Y方向与包括了有源条纹的叠 层相互对位。此些更细的导体柱包括了第一组与第二组更细的导体柱，且 相邻于第一组与第二组有源条纹形成的交叉叠层。举例来说，位于第一组 更细导体柱内的导体柱421与位于第一组有源条纹内的有源条纹451对位， 而位于第二组更细导体柱内的导体柱422与位于第二组有源条纹内的有源 条纹452对位。举例来说，当导体柱421形成时，导体柱421比起相邻的 导体柱221(图3)更细。同样的，当导体柱422形成时，导体柱422比起导 体柱222(图3)更细。此些更细的导体柱形成于包括有源条纹的叠层的第一 端与绝缘条纹之间。
接触垫的叠层在第一刻蚀工艺时形成于有源条纹(元件符号210，图3)。 举例来说，位于一第一接触垫叠层(元件符号112A-115A，图1)内的一第 一接触垫411终止了第一组有源条纹451、453、455与457于第一组有源 条纹的第二端，位于第二接触垫叠层(元件符号102B-105B，图1)内的第 二接触垫412终止了第二组有源条纹452、454、456与458于第二组有源 条纹的第二端。
如图4所绘示，包括了有源条纹的交叉叠层在接触垫端与源极线端为 不规则与不连续状态，如此的特征可能使制造过程复杂化。但绝缘材料填 充的孔洞与导体柱于第一刻蚀工艺前形成，第一刻蚀工艺使用了一规则图 案以形成多个包括有源条纹的叠层，多个绝缘条纹，多个源极线以及接触 垫的叠层，因此简化了有源条纹的工艺。
图5绘示了此装置中由沉积第二导体材料(元件符号510)于衬底上形 成一衬底后的情况。导体材料的衬底在接下来的工艺可用于形成字线(元件 符号125-1WL...125-2WL，图1)，接地选择线(元件符号126GSL、127GSL， 图1)，以及串选择栅极结构(119、109，图1)。
图6绘示了此装置，使用导体材料510形成的衬底经过一第二刻蚀工 艺后的情况。第二刻蚀工艺可使用一孔洞型图案，包括了有源条纹(元件符 号651、652)，源极线(元件符号621、622)，绝缘条纹(元件符号631、632)， 垫叠层(BL pad)，字线(WL)，接地选择线(GSL)以及串选择栅极结构(SSL) 的图案。第二刻蚀工艺自孔洞型图案定义的区域，沿着垂直于X-Y平面的 Z方向进行多层平面的刻蚀，将第二导体材料移除。多层平面相邻于衬底 上的有源层，且连结方式叙述于图1。第二刻蚀工艺留下了导体材料510 构成的衬底上的一区域，以形成字线(WL)，接地选择线(GSL)以及串选择 栅极结构(SSL)。
绝缘条纹在经过第一刻蚀工艺后形成(图4)，提供了位于两相邻SSL 栅极结构(元件符号109、119，图1)之间的绝缘处理。导致了第二刻蚀工 艺(图6)简化，因为第二刻蚀工艺不需要形成孔洞以在两相邻的SSL栅极 结构之间形成绝缘。见以下的图8A-图8C。
图7绘示了此装置，使用导体材料510形成的衬底经过第三刻蚀工艺 后的情况。第三刻蚀工艺可使用一直线型图案且终止于有源条纹的叠层上 方，且如此可产生相较于第二刻蚀步骤的孔洞型刻蚀更浅的刻蚀效果。第 二刻蚀步骤留下了一些由导体材料510形成衬底的剩余区域。举例来说， 剩余区块包括了由导体材料510形成的衬底且位于垫叠层(BL pad)，源极 线以及绝缘条纹之上，且位于字线产生的图案之间。导体材料510形成的 衬底在叠层之上形成了字线(元件符号760)，接地选择线(元件符号771、 772)，以及选择栅极结构(元件符号781、782、783)。一个串选择栅极结构 (元件符号782)位于包括在这些叠层中的一特定叠层之上且与位于其他叠 层上的串选择栅极(元件符号781、783)结构呈绝缘状态。
第三刻蚀工艺同时移除了由导体材料510形成衬底的剩余区域但不包 括了字线，接地选择线，以及选择栅极结构的区域。移除的剩余区域包括 了垫叠层(BL pad)，源极线与绝缘条纹的上方。
图8A绘示了此存储装置经过了如图7所叙述的第三刻蚀工艺后，沿 X-Z平面的一剖面图。剖面图沿一列串选择栅极结构绘示，这些串选择栅 极结构包括了图7中的781-783。一个包括了开口861与862的刻蚀掩模 860沉积于导体材料510形成的衬底之上。刻蚀掩模860已经过图案化用 于定义叠层之上的串选择栅极结构的图案。多个有源条纹的叠层(元件符号 850)与绝缘材料(元件符号890)交替于衬底之中。一存储材料层(元件符号 895)沉积于包括有源条纹的叠层之上。且在导体材料510组成的衬底形成 之前，有源条纹的至少一侧壁会形成于衬底之上。
根据以上的实行过程，由存储材料形成的层895可包括多层介电质电 荷储存结构(multilayer dielectric charge storage structure)。举例来说，一多 层介电质电能储存结构包括一隧穿层，隧穿层包括了一氧化硅材料、一由 氮化硅制成的电荷储存层以及一由氧化硅制成的阻隔层。在其他实行过程 中，由存储器材料制成的层152只包括电荷储存层，而不包括隧穿层以及 阻隔层。
在其他实施例中，不同的可编程阻抗存储材料(program-mable  resistance memory materials)可用于当作存储材料，包括了金属氧化物如氧 化钨或是离子掺杂的金属氧化物，或是其他材料。许多种类的可编程金属 化材料一样可以用于存储材料的制造，以形成可可编程金属单元(pro- grammble metallization cell，PMC)。一些这类型的材料可制成通过多种电 压或电流进行可编程或擦除的装置，且可实现每一存储器单元储存多字节 的操作。
图8B绘示了装置经刻蚀后形成位于这些串选择栅极结构之中的一个 隔离串选择栅极结构，这个串选择栅极结构位于包括在叠层中的一特定叠 层之上，且与位于其他叠层上的串选择栅极结构呈绝缘状态。举例来说一 串选择栅极结构(元件符号782)位于包括在叠层中的一特定叠层之上且与 位于其他叠层上的串选择栅极(元件符号781、783)结构呈绝缘状态。刻蚀 掩模860后来被移除。在图8B中，一串选择栅极结构(元件符号782)被移 动至一相邻包括有源条纹的叠层中央，因此串选择栅极结构实质上与相邻 的叠层为等距。图8C绘示一情况，当中位于相邻有源条纹的叠层(元件符 号781、783)上的一串选择栅极结构(元件符号882)置中程度较低(因掩模 860有一轻微错置)。即使有此错置情况发生，通过绝缘条纹802与804， 此串选择栅极结构仍与位于叠层中相邻叠层之上的串选择栅极结构隔离。
如此处所叙述，位于存储装置内的有源条纹的叠层形成第一组与第二 组有源条纹的交叉叠层。第一组包括了由一第一接触垫叠层内的接触垫延 伸出的条纹且终止于位于第一列绝缘条纹中对应的绝缘条纹，且第二组包 括了由第二接触垫叠层内的位线垫延伸出的条纹且终止于位于第二列绝 缘条纹中对应的绝缘条纹。
如图8A-图8C所绘示的剖面图，由第一组交叉叠层(元件符号701、 803、805)中的有源条纹叠层与绝缘条纹相交替，这些绝缘条纹位于第二组 交叉叠层(元件符号802、804)中有源条纹的终端。因此，绝缘条纹已形成 一组交叉叠层并提供更好的错置容忍度，错置可能发生于串选择栅极结构 与另一组交叉叠层当中的有源条纹之间。
图9为一简化流程图900，为一存储装置制造方法的案例。图9所示 的制造步骤开始于图2所绘示的例，提供有多个有源层(步骤910)的衬底。 衬底上同样有多个间隔导体柱(元件符号221、222，图2)穿透并连接有源 层，间隔导体柱为一前导形成，而后形成一排列成第一列与第二列的源极 线。
然后，多个孔洞介由刻蚀穿透有源层(步骤920)形成，以一绝缘材料 如氧化物或氮化硅填满这些孔洞以形成填充孔洞，这些孔洞可配置为一第 一列孔洞和一第二列孔洞，第一列孔洞与第一列导体柱排列，而第二列孔 洞与第二列导体柱排列。
衬底以第一刻蚀工艺进行刻蚀以形成多个有源条纹的叠层，多个绝缘 条纹与叠层排列在一起，且接触垫叠层终止于有源条纹叠层(步骤930)中 的有源条纹的第二端。
衬底包括了由第一导体材料制成的间隔导体柱，这些导体柱形成于源 极线形成步骤之前，同样使用第一刻蚀工艺以形成更细的导体柱(元件符号 421、422，图3)，这些更细的导体柱与有源条纹叠层的第二端与绝缘条纹 (步骤940)之间的叠层共同排列，这些更细的导体柱扮演着源极线的角色。
一种存储材料层沉积形成于有源条纹叠层之上，且至少位于有源层(步 骤950)的侧壁之上。此存储材料层可包括多层介电质电荷储存结构，以及 不同可编程阻抗存储材料。
一导体材料衬底通过在衬底上沉积第二导体材料而形成。此导体材 料衬底使用第二刻蚀工艺以移除某一区域(步骤960)。被移除的区域决定 了有源条纹，源极线，绝缘条纹，接触垫叠层，字线，接地选择线以及串 选择栅极结构的图案。
导体材料的衬底以第三刻蚀工艺进行刻蚀，用以在叠层(步骤970)上 形成字线，接地选择线以及串选择栅极结构。位于一个特定叠层上的一个 串选择栅极结构与位于这些叠层中相邻叠层之上的串选择栅极结构隔离。
图10为根据一实施例，一集成电路存储器装置制造方法的简化方块 图，集成电路1000中一集成电路衬底上包括了一存储阵列1060。存储阵 列1060包括了终端位于绝缘条纹上的有源条纹，绝缘条纹形成于有源条 纹与字线形成之前。
一列译码器1040与多个字线1045互相连接，且沿着存储阵列1060 中的列方向排列。一行译码器1070与多个位线1065互相连接且沿着存储 阵列1060中的行方向排列。行译码器用以读取和处理来自存储阵列1060 中的存储器单元的数据。一记忆库译码器(bank decoder)1050通过总线1055 与存储阵列1060中的记忆库互相连接。在总线1030上定位并供应至行译 码器1070，列译码器1040与记忆库译码器1050。在此例中通过总线1075， 与位于区块1080上的检测放大器与数据输入结构与行译码器1070连接。 数据输出线路1085供应数据，透过检测放大器检测数据并送至输出线路 1090。输出线路1090驱动检测数据至集成电路1000外部的目的地。从位 于集成电路1000上的输入/输出端口通过数据输入线路1005输入供应数据 或由集成电路1000的内部或外部的其他数据源输入，如多用途处理器或 特殊用途处理线路，或为一模块，通过存储阵列1060提供系统单芯片功 能置区块1080内的数据输入结构。
在图10所绘示的例子中，一控制器1010使用一偏压状态机控制由区 块1020内的一个或多个电压供应单元输入的偏压状态，如读取或处理电 压。控制器1010可包括读取与处理多层次胞(multi-level cell，MLC)作动 的模式。控制器1010可使用在本技术领域中所熟知的，一组特殊用途逻 辑线路来实现。在其他实施例中，此控制器包括了一多用途处理器，可在 同一集成电路上实现，可执行一计算机程序以控制装置的动作。在其他实 施例中，可以利用特殊用途逻辑线路与多用途处理器的结合来实现此控制 器。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定 本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神 和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附 的权利要求范围所界定的为准。