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1、(10)申请公布号 CN 103165567 A(43)申请公布日 2013.06.19CN103165567A*CN103165567A*(21)申请号 201210057480.6(22)申请日 2012.03.0613/330,127 2011.12.19 USH01L 23/522(2006.01)H01L 21/768(2006.01)H01F 17/00(2006.01)(71)申请人台湾积体电路制造股份有限公司地址中国台湾新竹(72)发明人颜孝璁 林佑霖(74)专利代理机构北京德恒律师事务所 11306代理人陆鑫 房岭梅(54) 发明名称具有通孔的电感器(57) 摘要提供一种使用。
2、具有一个或多个通孔的电感器的器件及其制造方法。在实施例中，在一个或多个金属化层中形成电感器。在电感器的正下方设置一个或多个通孔。通孔可以延伸穿过插入衬底和电感器之间的一个或多个介电层。此外，通孔可以完全或部分延伸穿过衬底。本发明提供了具有通孔的电感器。(30)优先权数据(51)Int.Cl.权利要求书1页 说明书5页 附图6页(19)中华人民共和国国家知识产权局(12)发明专利申请权利要求书1页 说明书5页 附图6页(10)申请公布号 CN 103165567 ACN 103165567 A1/1页21.一种装置，包括：衬底；一个或多个介电层，位于所述衬底的上方；一个或多个通孔，延伸穿过所述一。
3、个或多个介电层中的一个或多个；以及电感器，位于所述一个或多个通孔的上方。2.根据权利要求1所述的装置，其中，所述一个或多个通孔延伸至所述衬底内。3.根据权利要求1所述的装置，其中，所述一个或多个通孔延伸穿过所述衬底。4.根据权利要求1所述的装置，其中，所述一个或多个通孔没有电连接至所述电感器。5.根据权利要求1所述的装置，其中，所述一个或多个通孔被设置在所述电感器的正下方。6.根据权利要求1所述的装置，其中，所述一个或多个通孔的直径等于或者大于所述电感器的迹线的宽度。7.一种装置，包括：衬底，具有多个上覆的介电层；至少一个通孔，延伸至所述衬底内；以及电感器，形成在一个或多个所述介电层中，所述电。
4、感器的至少一部分位于所述至少一个通孔的正上方。8.根据权利要求7所述的装置，还包括没有位于所述电感器正下方的一个或多个通孔，所述没有位于所述电感器正下方的一个或多个通孔是电隔离的。9.一种形成电器件的方法，包括：提供衬底；在所述衬底上方形成一个或多个第一介电层；形成穿过所述一个或多个介电层中至少之一的一个或多个通孔；在所述通孔上方形成一个或多个第二介电层；以及在所述一个或多个第二介电层的一个或多个中形成电感器，所述电感器位于至少一些所述通孔的正上方。10.根据权利要求9所述的方法，其中，所述一个或多个通孔的直径等于或者大于所述电感器的迹线的宽度。权 利 要 求 书CN 103165567 A1。
5、/5页3具有通孔的电感器技术领域0001 本发明涉及电器件，具体而言，涉及使用具有通孔的电感器的器件及其形成方法。背景技术0002 电感器是一种用于储存磁场能量的无源器件并且可以用于许多集成电路，诸如射频(RF)电路。电感器具有可测量的电感(L)，其是由导体产生的磁场的量度。电感可以随着组成电感器的回线的数量、回线的尺寸、线径等等的改变而改变。通常期望电感器具有高电感值。但是，因为电感器自身的各种内在特征(诸如电阻和电容)以及可能对周围的半导体衬底和/或周围的电路产生不利影响的一些感应效应(诸如涡电流)，所以在集成电路上可能难以实现高电感值。0003 电感器的电阻和电容元件可能对电感器的Q-因。
6、子(品质)和FSR(自谐振频率)产生不利的影响。Q-因子是电感器效率的量度并且是在给定频率下电感与其电阻的比值。Q-因子值越高表明能量损耗率越低。电感器的FSR是其自由振荡的固有频率。0004 涡电流是由通电的电感器发出的磁性波形。当电感器暴露于不断变化的磁场时，通常在周围的导电材料中感应产生这些电流。涡电流是围绕电感器主体的电子的循环流。当施加于衬底中存在的固有的电阻和电容元件时，涡电流产生电磁力，该电磁力导致变热和功率损耗。这种功率损耗反过来可以对电感器的Q分量和FSR分量产生不利影响。发明内容0005 一方面，本发明提供了一种装置，所述装置包括：衬底；一个或多个介电层，位于所述衬底的上方。
7、；一个或多个通孔，延伸穿过所述一个或多个介电层中的一个或多个；以及电感器，位于所述一个或多个通孔的上方。0006 在所述的装置中，所述一个或多个通孔延伸至所述衬底内。0007 在所述的装置中，所述一个或多个通孔延伸穿过所述衬底。0008 在所述的装置中，所述一个或多个通孔没有电连接至所述电感器。0009 在所述的装置中，所述一个或多个通孔被设置在所述电感器的正下方。0010 在所述的装置中，所述一个或多个通孔的直径等于或者大于所述电感器的迹线的宽度。0011 另一方面，本发明还提供了一种装置，所述装置包括：衬底，具有多个上覆的介电层；至少一个通孔，延伸至所述衬底内；以及电感器，形成在一个或多个。
8、所述介电层中，所述电感器的至少一部分位于所述至少一个通孔的正上方。0012 在所述的装置中，所述至少一个通孔包含介电衬垫和导电填充材料。0013 在所述的装置中，所述衬垫的厚度为约0.1m至约1.5m。0014 在所述的装置中，所述至少一个通孔完全延伸穿过所述衬底。0015 在所述的装置中，所述电感器和所述至少一个通孔被多个介电层中的一层分开。0016 所述的装置，还包括没有位于所述电感器正下方的一个或多个通孔，所述没有位说 明 书CN 103165567 A2/5页4于所述电感器正下方的一个或多个通孔是电隔离的。0017 在所述的装置中，所述至少一个通孔填充有介电材料。0018 又一方面，本。
9、发明提供了一种形成电器件的方法，所述方法包括：提供衬底；在所述衬底上方形成一个或多个第一介电层；形成穿过所述一个或多个介电层中至少之一的一个或多个通孔；在所述通孔上方形成一个或多个第二介电层；以及在所述一个或多个第二介电层的一个或多个中形成电感器，所述电感器位于至少一些所述通孔的正上方。0019 在所述的方法中，形成所述一个或多个通孔包括：穿过所述一个或多个第一介电层形成孔；沿着所述孔的表面形成介电衬垫；以及在所述介电衬垫上方形成导电材料。0020 在所述的方法中，所述一个或多个通孔的直径等于或者大于所述电感器的迹线的宽度。0021 在所述的方法中，所述一个或多个通孔的直径大于所述电感器的迹线。
10、的宽度的两倍。0022 在所述的方法中，形成所述一个或多个通孔包括形成延伸至所述衬底内的一个或多个通孔。0023 所述的方法还包括减薄所述衬底的背面，从而使所述一个或多个通孔暴露出来。0024 在所述的方法中，用介电材料填充所述通孔。附图说明0025 为了更充分地理解本发明及其优点，现在将结合附图所进行的以下描述作为参考，其中：0026 图1至图5B示出根据实施例的形成可以使用的器件的中间阶段；0027 图6A和图6B示出可选实施例的剖视图；0028 图7A至图7D示出根据实施例的可以使用的各种通孔尺寸；以及0029 图8A和图8B示出使用诸如本文中所公开实施例的实施例可以实现的电特性。具体实。
11、施方式0030 在下面详细地论述本发明实施例的制造和使用。然而，应当理解，实施例提供了许多可以在各种具体环境中实现的可应用的发明概念。所论述的具体实施例仅仅是制造和使用本发明的示例性具体方式，而不是用于限制本发明的范围。0031 提供一种用于提高基于电感器的电路的品质(Q)和自谐振频率(FSR)的使用通孔(TV)的方法和装置。实施例(诸如在本文中所论述的实施例)可以通过使用TV降低集成电感元件的涡电流和衬底电容。在本发明的所有各个附图和示例性实施例中，相似的参考标号用于表示相似的元件。0032 图1示出衬底110，其具有一个或多个上覆的介电层112。该衬底110可以包括例如，掺杂的或未掺杂的体。
12、硅，或绝缘体上半导体(SOI)衬底的有源层。一般地，SOI衬底包括在绝缘层上形成的半导体材料(诸如硅)层。该绝缘层可以是例如埋氧(BOX)层或氧化硅层。在衬底上，通常在硅衬底或玻璃衬底上提供绝缘层。也可以使用其他衬底，诸如多层衬底或梯度衬底。0033 应该注意到为了更好地示出实施例的部件，图1(以及其余各图)被简化了。例如，说 明 书CN 103165567 A3/5页5在实施例中，衬底110可以包括适合于特定用途的电路(未示出)。在实施例中，电路包括在衬底上形成的电器件以及随后在该电器件上方形成的一个或多个介电层。在介电层之间可以形成一个或多个金属层，以在电器件之间传送(route)电信号。。
13、电器件也可以形成在一个或多个介电层中。例如，电路可以包括互连起来以执行一个或多个功能的各种N-型金属氧化物半导体(NMOS)和/或P-型金属氧化物半导体(PMOS)器件，诸如晶体管、电容器、电阻器、二极管、光电二极管、熔丝等等。该功能可以包括存储器结构、处理结构、传感器、放大器、功率分布器、输入/输出电路等等。本领域普通技术人员将理解提供的以上实例仅仅用于说明的目的，用于进一步解释本发明的应用，并不是以任何方式限制本发明。可以针对给定用途视具体情况使用其他电路。0034 一个或多个介电层112可以表示例如层间介电(ILD)层和/或一个或多个金属间介电(IMD)层。在实施例中，一个或多个介电层1。
14、12可以通过任何合适的方法(诸如旋转、化学汽相沉积(CVD)、以及等离子体增强CVD(PECVD)由低-K介电材料(诸如磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)、SiOxCy、旋涂玻璃、旋涂聚合物、碳化硅材料、其化合物、其复合物、其组合等等)形成。0035 应该注意到示出的一个或多个介电层112为单层仅仅是用于说明的目的。不同的实施例可以包括由相同或者不同的材料形成的多个层，并且可以包括中间金属化层(诸如可以是其中一个或多个介电层112包括一个或多个金属间介电层的情况)。此外，一个或多个介电层112可以包括一个或多个蚀刻停止层。0036 图2A和图2B分别示。
15、出根据实施例的在形成了通孔128(TV)之后的图1结构的剖视图和平面图，其中图2A是沿图2B所示的线2A-2A得到的剖视图。如图2A中所示，TV延伸穿过一个或多个介电层112并且延伸至衬底110内。TV 128可以通过任何合适的方法形成。例如，可以通过例如一个或多个蚀刻工艺、铣削、激光技术等形成穿过一个或多个介电层112并延伸至衬底110内的开口。如图2A中的插图所示，开口可以衬有作为隔离层的衬垫120，诸如SiO、SiN、TEOS等。然后，可以用诸如铜、钨、铝、银、及其组合等导电填充物125填充开口，从而形成TV 128。也可以使用其他材料，包括导电扩散阻挡层，诸如TaN、Ta、TiN、Ti。
16、、CoW等。0037 图2B是平面图并且示出TV 128在衬底110中的布置。在实施例中，邻近TV之间的距离D1可以是约10m至约30m。其他实施例可以应用不同的布置和/或间距。0038 如图3所示，在实施例中，衬垫120的厚度D2可以为约0.1m至约1.5m，以及导电填充物125的直径D3可以为约5m至约7m，然而在其他实施例中可以使用其他厚度。TV 128的衬垫120是插入导电填充物125和衬底110之间的介电材料，从而包括表示为氧化物电容220(Cox)的电容值。衬底110、或者位于衬底110中的阱(未示出)可以掺杂有n-型或者p-型杂质。在实施例中，衬底110是接地的。Cox可以被设计。
17、成大于衬底等效电容(其通常为25fF)。在实施例中，Cox电容介于约100fF和约200fF之间。此外，在实施例中，TV 128的Cox电容在衬底110中提供串联电容，其可以有效地降低衬底电容。降低衬底电容可以反过来降低衬底的RC效应并提高电感器的Q和FSR。在可选的实施例中，TV 128可以完全用介电材料而不用导电填充物125来填充。0039 图4A至图4B分别示出根据实施例的在形成一个或多个额外的介电层132之后的剖视图和平面图，其中图4A是沿着图4B中示出的线4A-4A得到的剖视图。一个或多个介说 明 书CN 103165567 A4/5页6电层132可以包括一个或多个金属间介电(IMD。
18、)层及相关的金属化层。一般地，一个或多个IMD层及相关的金属化层用于使电路(未示出)彼此互连以及提供外部电连接。该IMD层可以由通过PECVD技术或高密度等离子体CVD(HDPCVD)等形成的诸如FSG的低-K介电材料形成，并且该IMD层可以包括中间蚀刻停止层。可以在最上面的IMD层中提供接触件(未示出)以提供外部电连接。金属化层可以由任何合适的导电材料(包括Cu、Ni、Pt、Al、其组合等)组成，并且可以通过任何数量的合适技术(包括PVD、CVD、电化学沉积(ECD)、分子束外延(MBE)、原子层沉积(ALD)、电镀等)形成。0040 还应该注意到，一个或多个蚀刻停止层(未示出)可以设置在介。
19、电层112和介电层132中邻近的介电层(例如，ILD层和IMD层)之间。一般地，当形成通孔和/或接触件时，蚀刻停止层提供用于停止蚀刻工艺的机构。蚀刻停止层由具有与邻近层(例如下方的衬底110、上方的ILD层、和上方的IMD层)不同的蚀刻选择性的介电材料形成。在实施例中，蚀刻停止层可以由SiN、SiCN、SiCO、CN、其组合等通过CVD或者PECVD技术沉积而形成。0041 图4A和图4B中还示出了根据实施例的在一个或多个金属化层中形成的电感器130。如图4B中所示，在该实施例中的电感器130包括为螺旋图案形状且具有两个终端140和141的导电元件。在该实施例中，交叉区(图4B中的虚线圆142。
20、所示)包含终端“跨过(pass over)”该螺旋状件的区域。这可以通过例如，该螺旋状件向下延伸至下方的金属化层，在终端141下方穿过，并且回来向上延伸至位于终端141相对侧的螺旋状件来实现。0042 图4A和图4B中示出的电感器130仅仅是用于说明的目的，并且各个实施例可以应用不同的尺寸和图案，包含交叉，以及占用多个金属层。0043 如图4B所示出的，在实施例中，在TV下方的整个区域中，TV 128以行和列的图案形成，从而使得当加入IMD层和金属层时，电感器将位于一些(但不必是全部)TV的正上方。图4B中示出的实施例示出电感器迹线位于一些TV的正上方，但未位于其他TV的正上方。虽然这种TV图。
21、案可以适合于本实施例中的电感器130，但是其他实施例可以不同地设置电感器，从而可以改变TV图案以更好地调整在电感器迹线下方的TV布置。在又一个实施例中，应用可以要求电感器是具有不同的物理尺寸、不同的迹线宽度、不同的物理形状等的多层电感器，其中不同的TV图案可以更有益于将另外的TV布置在电感器迹线的正下方。因此，更多的位于电感器迹线正下方的TV可以增强电路的性能，而没有位于电感器迹线正下方的TV可能具有较少的影响或者没有影响。0044 图5A至图5B示出其中根据上面电感器130在金属层中的布置可以在衬底110中图案化TV的另一个实施例，其中图5A示出沿着图5B的线5A-5A得到的剖视图。在该实施。
22、例中，电感器130与上面所论述的相似。在该实施例中，将TV布置在电感器迹线下方的衬底中，并且已经去除了在电感器迹线正下方之外设置的TV。如上面所论述的，电感器的其他实施例可以具有其他物理形状、尺寸、迹线宽度等等。0045 图6A和6B分别示出根据本发明实施例可以对图4A和图5A的半导体衬底110的背面实施的用于暴露出TV 128的减薄工艺。可以使用蚀刻工艺和/或平坦化工艺(诸如机械研磨工艺或化学机械抛光(CMP)工艺)实施减薄工艺。例如，首先，可以实施诸如研磨或CMP的平坦化工艺以首先使衬垫120暴露出来，然后，可以实施在衬垫120的材料和衬底110之间具有高蚀刻速率选择性的一个或多个湿法蚀刻。
23、工艺，从而留下从半导体衬底110的背面凸出的通孔128，如图6A和6B所示出的。蚀刻工艺可以是例如，使用HBr/O2、HBr/说 明 书CN 103165567 A5/5页7Cl2/O2、SF6/Cl2、SF6离子体等的干法蚀刻工艺。但是，应该注意到，在其他实施例中，通孔128可以从半导体衬底110的背面不凸出。0046 图1至图6中示出的实施例是其中TV 128的导电填充材料125没有沿着衬底的任一侧通过例如导电迹线或金属化层中的导线直接连接至其他元件或者彼此连接的实施例。但是，在其他实施例中，导电迹线或金属化层(沿着衬底的任一侧)可以用于将一个或多个TV连接在一起，或者用于例如将一个或多个。
24、TV连接至在管芯周围延伸的保护环或者连接至仅在电感器周围延伸的保护环。在另一个实施例中，衬底是电接地的并且TV没有直接连接在一起。可以应用这些实施例来改变用于特定实现的衬底网路。在实施例中，该TV是伪TV。0047 图7A至图7D示出相对于电感器迹线具有不同尺寸的TV的不同实施例。图7A示出其中电感器迹线的宽度超过TV的总直径的实施例；图7B示出其中电感器迹线130的宽度与TV的直径大致相同的实施例；图7C示出其中电感器迹线的宽度小于TV的直径的实施例；以及图7D示出其中TV的直径是单个TV位于多个电感器迹线下方的的实施例。可以认为，在一些实施例中，与图7A的结构相比，诸如图7B至图7D示出结。
25、构的结构可以有助于提供对涡电流的额外控制。0048 图8A示出使用诸如在本文中所述实施例的实施例可以得到的提高的电感(L)和Q-因子。如图8A所示出的，测量的电感电路的电感(L)和Q-因子随着电感器的电磁响应的改变而改变。通过使用TV可以实现电感器的电感(L)320(相比于330)和Q-因子300(相比于310)的明显提高。0049 图8B示出前后对比数据，该数据示出了诸如在本文中所公开实施例的实施例的优势。在图8B中，测量的电感电路的电感(L)和Q-因子随着对电感器施加的频率的改变而改变。通过使用TV可以实现电感器的电感(L)370(相比于360)和Q-因子350(相比于340)的明显提高。。
26、0050 尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明的精神和范围的情况下，进行各种改变、替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员根据本发明的公开内容将很容易理解，根据本发明可以利用现有的或今后开发的用于执行与本文所述相应实施例基本上相同的功能或者获得基本上相同的结果的工艺、机器、制造、材料组分、装置、方法或步骤。因此，所附权利要求预期在其范围内包括这样的工艺、机器、制造、材料组分、装置、方法或步骤。此外，每条权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。说 明 书CN 103165567 A1/6页8图1图2A图2B说 明 书 附 图CN 103165567 A2/6页9图3图4A说 明 书 附 图CN 103165567 A3/6页10图4B图5A图5B说 明 书 附 图CN 103165567 A10。