《时钟产生电路自校正系统及其校正方法.pdf》由会员分享，可在线阅读，更多相关《时钟产生电路自校正系统及其校正方法.pdf（10页珍藏版）》请在专利查询网上搜索。
1、(10)申请公布号 CN 103092258 A(43)申请公布日 2013.05.08CN103092258A*CN103092258A*(21)申请号 201310032839.9(22)申请日 2013.01.28G06F 1/14(2006.01)(71)申请人深圳市汇顶科技股份有限公司地址 518000 广东省深圳市福田保税区腾飞大厦B座13楼(72)发明人詹昶 王光耀(74)专利代理机构深圳市科进知识产权代理事务所(普通合伙) 44316代理人宋鹰武(54) 发明名称时钟产生电路自校正系统及其校正方法(57) 摘要本发明提出一种时钟产生电路自校正系统和方法，其中系统包括硬件逻辑模块。
2、、和硬件逻辑模块连接的寄存器模块、和硬件逻辑模块及寄存器模块连接的时钟产生电路模块及和寄存器模块双向连接的存储模块，其中硬件逻辑模块产生搜索数据并传输至寄存器模块作为时钟产生电路模块的配置参数，寄存器模块输出寄存器数据至时钟产生电路模块，产生系统时钟信号并传输至硬件逻辑模块，系统时钟信号和外部参考时钟信号进行比较，当不满足精度要求时，对搜索数据进行校正产生新的搜索数据并进行下一轮校正，直至满足精度要求时，硬件逻辑模块停止校正，且此时搜索数据存储于存储模块。本发明可自动将电子系统中的时钟产生电路的误差降低到所要求的误差范围内。(51)Int.Cl.权利要求书2页 说明书5页 附图2页(19)中华。
3、人民共和国国家知识产权局(12)发明专利申请权利要求书2页 说明书5页 附图2页(10)申请公布号 CN 103092258 ACN 103092258 A1/2页21.一种时钟产生电路自校正系统，其特征在于，所述时钟产生电路自校正系统包括：硬件逻辑模块，其接收外部参考时钟信号；寄存器模块，其和所述硬件逻辑模块连接；时钟产生电路模块，其和所述硬件逻辑模块及所述寄存器模块连接；及存储模块，其和所述寄存器模块双向连接；所述硬件逻辑模块产生搜索数据并传输至所述寄存器模块作为所述时钟产生电路模块中振荡器的配置参数，所述寄存器模块根据所述搜索数据输出寄存器数据至所述时钟产生电路模块，所述时钟产生电路模块。
4、产生系统时钟信号并传输至所述硬件逻辑模块，所述硬件逻辑模块将所述系统时钟信号和所述外部参考时钟信号进行比较，当所述振荡器输出的时钟频率不满足精度要求时，所述硬件逻辑模块对所述搜索数据进行校正产生新的搜索数据并进行下一轮校正，直至所述振荡器输出的时钟频率满足精度要求时，所述硬件逻辑模块停止校正，且此时搜索数据存储于所述存储模块。2.如权利要求1所述的时钟产生电路自校正系统，其特征在于，所述硬件逻辑模块对所述搜索数据进行校正包括增加所述搜索数据的值和减少所述搜索数据的值。3.如权利要求1所述的时钟产生电路自校正系统，其特征在于，所述寄存器模块为可变位宽的寄存器，其在不同的时刻寄存所述搜索数据。4.。
5、如权利要求1所述的时钟产生电路自校正系统，其特征在于，所述存储模块为非易失性存储器。5.如权利要求1所述的时钟产生电路自校正系统，其特征在于，所述时钟产生电路自校正系统进一步包括数据传输模块，所述数据传输模块设置于所述寄存器模块和所述存储模块之间，其和所述寄存器模块及所述存储模块分别双向连接，所述存储模块通过所述数据传输模块和所述寄存器模块双向连接。6.如权利要求1所述的时钟产生电路自校正系统，其特征在于，所述外部参考时钟信号由外部时钟产生器输入至所述硬件逻辑模块。7.一种时钟产生电路自校正系统的校正方法，其特征在于，所述校正方法包括以下步骤：产生搜索数据；比较系统时钟信号和外部参考时钟信号的。
6、频率大小，如果频率误差满足精度要求则停止校正并存储校正数据，否则判断所述系统时钟信号相对于所述外部参考时钟信号太快还是太慢；如果所述系统时钟信号相对于所述外部参考时钟信号太快，则减小所述搜索数据，如果所述系统时钟信号相对于所述外部参考时钟信号太慢，则增加所述搜索数据；延时后进入下一轮的校正。8.如权利要求7所述的时钟产生电路自校正系统的校正方法，其特征在于，所述搜索数据由硬件逻辑模块产生并传输至寄存器模块作为时钟产生电路模块中振荡器的配置参数。9.如权利要求7所述的时钟产生电路自校正系统的校正方法，其特征在于，所述校正数据为使时钟产生电路模块中振荡器输出的系统时钟信号的频率相对于所述外部参考时。
7、钟信号的频率满足精度要求的搜索数据的值。权 利 要 求 书CN 103092258 A2/2页310.如权利要求7所述的时钟产生电路自校正系统的校正方法，其特征在于，所述外部参考时钟信号由外部时钟产生器输入至所述硬件逻辑模块。权 利 要 求 书CN 103092258 A1/5页4时钟产生电路自校正系统及其校正方法【 技术领域 】0001 本发明涉及集成电路领域，尤其涉及可自动将电子系统中的时钟产生电路的误差降低到所要求的误差范围内的时钟产生电路自校正系统及其校正方法。【 背景技术 】0002 在集成电路领域中所使用的时钟信号通常需要非常高的精确度，才能确保通讯正常。现有时钟产生电路校正技术，。
8、如专利号为CN200410086408.1的中国专利，主要采用计数的算法来实现校正，一般需要借助控制单元如CPU或MCU来完成校正操作。0003 现有时钟产生电路校正技术存在的缺陷主要有：第一、缺乏验算机制，导致无法验证其校正后的时钟精度是否满足系统要求；第二、缺乏数据控制和存储，导致校正数据可能容易丢失，可靠性差；第三、只要缺乏CPU或MCU的介入，则无法完成校正，即系统不具备自校正能力。【 发明内容 】0004 针对上述问题，本发明的目的是提供一种可自动将电子系统中的时钟产生电路的误差降低到所要求的误差范围内的时钟产生电路自校正系统及其校正方法。0005 一种时钟产生电路自校正系统，其包括。
9、：0006 硬件逻辑模块，其接收外部参考时钟信号；0007 寄存器模块，其和所述硬件逻辑模块连接；0008 时钟产生电路模块，其和所述硬件逻辑模块及所述寄存器模块连接；及0009 存储模块，其和所述寄存器模块双向连接；0010 所述硬件逻辑模块产生搜索数据并传输至所述寄存器模块作为所述时钟产生电路模块中振荡器的配置参数，所述寄存器模块根据所述搜索数据输出寄存器数据至所述时钟产生电路模块，所述时钟产生电路模块产生系统时钟信号并传输至所述硬件逻辑模块，所述硬件逻辑模块将所述系统时钟信号和所述外部参考时钟信号进行比较，当所述振荡器输出的时钟频率不满足精度要求时，所述硬件逻辑模块对所述搜索数据进行校正。
10、产生新的搜索数据并进行下一轮校正，直至所述振荡器输出的时钟频率满足精度要求时，所述硬件逻辑模块停止校正，且此时搜索数据存储于所述存储模块。0011 本发明一较佳实施方式中，所述硬件逻辑模块对所述搜索数据进行校正包括增加所述搜索数据的值和减少所述搜索数据的值。0012 本发明一较佳实施方式中，所述寄存器模块为可变位宽的寄存器，其在不同的时刻寄存所述搜索数据。0013 本发明一较佳实施方式中，所述存储模块为非易失性存储器。0014 本发明一较佳实施方式中，所述时钟产生电路自校正系统进一步包括数据传输模块，所述数据传输模块设置于所述寄存器模块和所述存储模块之间，其和所述寄存器模块及所述存储模块分别双。
11、向连接，所述存储模块通过所述数据传输模块和所述寄存器模块双说 明 书CN 103092258 A2/5页5向连接。0015 本发明一较佳实施方式中，所述外部参考时钟信号由外部时钟产生器输入至所述硬件逻辑模块。0016 本发明另外提供一种时钟产生电路自校正系统的校正方法，其包括以下步骤：0017 产生搜索数据；0018 比较系统时钟信号和外部参考时钟信号的频率大小，如果频率误差满足精度要求则停止校正并存储校正数据，否则判断所述系统时钟信号相对于所述外部参考时钟信号太快还是太慢；0019 如果所述系统时钟信号相对于所述外部参考时钟信号太快，则减小所述搜索数据，如果所述系统时钟信号相对于所述外部参考。
12、时钟信号太慢，则增加所述搜索数据；0020 延时后进入下一轮的校正。0021 本发明一较佳实施方式中，所述搜索数据由硬件逻辑模块产生并传输至寄存器模块作为时钟产生电路模块中振荡器的配置参数。0022 本发明一较佳实施方式中，所述校正数据为使时钟产生电路模块中振荡器输出的系统时钟信号的频率相对于所述外部参考时钟信号的频率满足精度要求的搜索数据的值。0023 本发明一较佳实施方式中，所述外部参考时钟信号由外部时钟产生器输入至所述硬件逻辑模块。0024 相对于现有技术，所述时钟产生电路自校正系统通过其中的硬件逻辑模块、寄存器模块和时钟产生电路模块，利用所述校正方法，可以自动将相应电子系统中的时钟产生。
13、电路的误差降低到该电子系统所要求的误差精度范围内，并将校正值保存在其中的存储模块中，由此，可在所述时钟产生电路自校正系统完成校正之后，该电子系统在每次上电后其时钟产生电路都能提供高精度的时钟信号。0025 上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂，以下特举实施例，并配合附图，详细说明如下。【 附图说明 】0026 图1为本发明第一实施例提供的时钟产生电路自校正系统的组成图。0027 图2为本发明第二实施例提供的时钟产生电路自校正系统的组成图。0028 图3为本发明第三实施例提供。
14、的时钟产生电路自校正系统的校正方法的工作流程图。【 具体实施方式 】0029 为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。0030 请参阅图1，本发明第一实施例提供一种时钟产生电路自校正系统100，其包括硬件逻辑模块(search reg)10、寄存器模块(reg)20、时钟产生电路模块(osc)30及存储模块(mem)40。说 明 书CN 103092258 A3/5页60031 所述硬件逻辑模块10的输入信号为外部参考时钟信号ref_clk和所述时钟产生电路模块30。
15、输出的系统时钟信号osc_clk，输出信号为搜索数据nxt_reg，搜索数据nxt_reg传输到所述寄存器模块20。本实施例中，所述硬件逻辑模块10利用一定的搜索算法，把搜索数据nxt_reg输出至所述寄存器模块20，作为所述时钟产生电路模块30的振荡器（图未标示）的配置参数，然后监测所述振荡器产生的系统时钟信号osc_clk，并通过一定的方法将所述系统时钟信号osc_clk和所述外部参考时钟信号ref_clk进行比较，直到某一个搜索数据nxt_reg使所述振荡器输出的系统时钟信号osc_clk的频率误差满足精度要求为止，此时，这个搜索数据nxt_reg的值为校正数据（result），其传输至。
16、所述存储模块40并存储于所述存储模块40。即所述硬件逻辑模块10循环修正所述搜索数据nxt_reg，以校正所述时钟产生电路模块30输出的系统时钟信号osc_clk，使所述系统时钟信号osc_clk的频率误差满足精度要求，并获取校正数据（result）。0032 可以理解的是，获取校正数据（result）的过程中，所述硬件逻辑模块10涉及搜索数据nxt_reg的搜索算法和频率精度比较算法。其中，搜索数据nxt_reg的搜索算法会产生一个初始值，然后通过所述外部参考时钟信号ref_clk和所述系统时钟信号osc_clk的时钟频率的比较结果，来判断是否需要增大或者减小所述搜索数据nxt_reg的值，。
17、如果比较结果不满足精度要求则进行下一次校正，即增加或减小所述搜索数据nxt_reg产生新的搜索数据nxt_reg进行新一轮的搜索，直到所述系统时钟信号ref_clk和所述外部参考时钟信号ref_clk的比较结果满足精度要求为止。此处，增大或者减小所述搜索数据nxt_reg的值可以采用二分法或者逐次加一减一操作，具体可根据需要进行选择。频率精度比较算法是比较所述外部参考时钟信号ref_clk和所述系统时钟信号osc_clk的时钟频率的方法，可以利用高频率的时钟来采低频率时钟的上升沿或者下降沿来加一计数，经过已知的时间后停止计数，比较计数器的值和预先计算好的标准值判断精度是否满足要求；另外一种比较。
18、方法是分别采用计数器对所述外部参考时钟信号ref_clk和所述系统时钟信号osc_clk进行计数，经过一段时间后停止计数，比较两个计数器的值是否满足精度要求，由于所述外部参考时钟信号ref_clk和所述系统时钟信号osc_clk是异步时钟信号，所以不能直接比较两个计数器的值，通常会利用格雷码进行转换，然后对格雷编码后的值进行打两排同步，再反编码为二进制码，然后再做大小比较，进而判断比较结果是否满足要求。0033 所述寄存器模块20和所述硬件逻辑模块10连接，其输入信号为所述硬件逻辑模块10产生的搜索数据nxt_reg和来自所述存储模块40传输的数据mem2re，输出信号为寄存器数据new_re。
19、g和数据re2mem。所述寄存器数据new_reg输入到所述时钟产生电路模块30，所述数据re2mem输入到所述存储模块40。本实施例中，所述寄存器模块20为寄存器，其位宽可以根据需要变化，在不同的时刻寄存所述搜索数据nxt_reg和数据mem2re的值，并输出所述寄存器数据new_reg到所述时钟产生电路模块30，输出数据re2mem到所述存储模块40。0034 可以理解的是，所述寄存器数据new_reg为所述寄存器模块20根据接收的所述搜索数据nxt_reg而产生的。0035 所述时钟产生电路模块30和所述硬件逻辑模块10及所述寄存器模块20均连接，其和所述硬件逻辑模块10及所述寄存器模块。
20、20构成单向循环。所述时钟产生电路模块30的输入信号为所述寄存器模块20输出的寄存器数据new_reg，输出信号为其中振荡器产说 明 书CN 103092258 A4/5页7生的系统时钟信号osc_clk。所述系统时钟信号osc_clk输入至所述硬件逻辑模块10。所述时钟产生电路模块30根据不同的寄存器数据new_reg来产生频率不同的系统时钟信号osc_clk。0036 所述存储模块40和所述寄存器模块20双向连接，其输入信号为所述寄存器模块20输出的数据re2mem，输出信号为数据mem2re。本实施例中，所述存储模块40为非易失性存储器，可长期稳定地存储数据，当所述存储模块40掉电时，其。
21、存储的数据也不会丢失。0037 可以理解的是，所述寄存器模块20输出至所述存储模块40的数据re2mem即为所述校正数据result，由此，所述校正数据result可以存储于所述存储模块40。即所述校正数据result可以在所述存储模块40和所述寄存器模块20之间进行传输。首次校正通过后需要把所述校正数据result通过从所述寄存器模块20传输到所述存储模块40，以后每次上电时需要把所述校正数据result通过从所述存储模块40传输到所述寄存器模块20。本实施例中，所述校正数据result在所述寄存器模块20和所述存储模块40之间的传输通过软件来实现。当然，并局限于此，所述寄存器模块20和所述。
22、存储模块40之间数据信号的传输也可以通过硬件来实现，如图2所示，本发明第二实施例提供的时钟产生电路自校正系统200进一步包括数据传输模块（move control）50，所述数据传输模块50设置于所述寄存器模块20和所述存储模块40之间，其和所述寄存器模块20及所述存储模块40分别双向连接。0038 本实施例中，所述寄存器模块20输出数据re2mc到所述数据传输模块50，所述数据传输模块50的输入信号即为所述数据re2mc和从所述存储模块40输出的数据me2mc，输出信号为传输至所述寄存器模块20的数据mc2re和传输至所述存储模块40的数据mc2me。0039 可以理解的是，本实施例中，所述。
23、时钟产生电路自校正系统200通过所述数据传输模块50实现所述校正数据result在所述存储模块40和所述寄存器模块20之间的传输。此时，首次校正通过后所述校正数据result通过所述数据传输模块50从所述寄存器模块20传输到所述存储模块40，并在其后每次上电时把所述校正数据result通过所述数据传输模块50从所述存储模块40传输到所述寄存器模块20。0040 请参阅图3，本发明第三实施例提供所述时钟产生电路自校正系统100的校正方法，其包括以下步骤：0041 S101、产生搜索数据。0042 本实施例中，所述硬件逻辑模块10产生搜索数据nxt_reg，并输出至所述寄存器模块20，作为所述时钟。
24、产生电路模块30中振荡器的配置参数，再由所述寄存器模块20根据所述搜索数据nxt_reg形成寄存器数据new_reg信号，并传输给所述时钟产生电路模块30，所述时钟产生电路模块30的振荡器输出系统时钟信号osc_clk，并传输至所述硬件逻辑模块10。0043 S103、比较所述系统时钟信号和外部参考时钟信号的频率大小。0044 本实施例中，所述硬件逻辑模块10比较系统时钟信号osc_clk和所述外部参考时钟信号ref_clk的频率大小。0045 S104、判断频率误差是否满足精度要求。0046 如果所述系统时钟信号osc_clk和所述外部参考时钟信号ref_clk的频率误差满足精度要求则进入步。
25、骤S105A，否则进入步骤S105B。说 明 书CN 103092258 A5/5页80047 可以理解的是，所述外部参考时钟信号ref_clk由外部时钟产生器输入至所述硬件逻辑模块10。0048 S105A、停止校正，并存储校正数据。0049 本实施例中，使所述振荡器输出的系统时钟信号osc_clk的频率相对于所述外部参考时钟信号ref_clk的频率满足精度要求的搜索数据nxt_reg的值为校正数据result，所述校正数据result传输至所述存储模块40进行存储。0050 S105B、判断所述系统时钟信号相对于所述外部参考时钟信号太快还是太慢。0051 本实施例中，根据所述系统时钟信号o。
26、sc_clk和所述外部参考时钟信号ref_clk的频率误差，来判断所述系统时钟信号osc_clk相对于所述外部参考时钟信号ref_clk是太快还是太慢，并相应地修正搜索数据nxt_reg的值，如果所述系统时钟信号osc_clk相对于所述外部参考时钟信号ref_clk太快，则进入步骤S107A，如果所述系统时钟信号osc_clk相对于所述外部参考时钟信号ref_clk太慢，则进入步骤S107B。0052 S107A、减小所述搜索数据。0053 可以理解的是，减小所述搜索数据nxt_reg所产生的新的搜索数据nxt_reg将使所述时钟产生电路模块30产生的系统时钟信号osc_clk接近所述外部参考。
27、时钟信号ref_clk，由此，可以减小所述系统时钟信号osc_clk和所述外部参考时钟信号ref_clk的频率误差，进而满足精度要求。0054 S107B、增加所述搜索数据reg。0055 可以理解的是，增加所述搜索数据nxt_reg所产生的新的搜索数据nxt_reg将使所述时钟产生电路模块30产生的系统时钟信号osc_clk接近所述外部参考时钟信号ref_clk，由此，可以减小所述系统时钟信号osc_clk和所述外部参考时钟信号ref_clk的频率误差，进而满足精度要求。0056 S109、延时后进入下一轮的校正。0057 可以理解的是，由于所述时钟产生电路模块30在得到新的寄存器数据new。
28、_reg值后，需要一段时间才能稳定下来，由此，在得到新的寄存器数据new_reg值后，需要等待一段时间，即延时后再开始产生nxt_reg信号。0058 可以理解的是，具体的延迟时间对不同的时钟产生电路存在不同，需要通过仿真来确定。0059 可以理解的是，本发明第二实施例提供的所述时钟产生电路自校正系统200同样可以采用所述校正方法。0060 相较于现有技术，本发明提供的所述时钟产生电路自校正系统100（和所述时钟产生电路自校正系统200）通过其中的硬件逻辑模块10、寄存器模块20和时钟产生电路模块30，利用所述校正方法，可以自动将相应电子系统中的时钟产生电路的误差降低到该电子系统所要求的误差精度范围内，并将校正值保存在所述存储模块40中，由此，可在所述时钟产生电路自校正系统100完成校正之后，该电子系统在每次上电后时钟产生电路都能提供高精度的时钟信号。0061 以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。说 明 书CN 103092258 A1/2页9图1图2说 明 书 附 图CN 103092258 A2/2页10图3说 明 书 附 图CN 103092258 A10。