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1、(10)申请公布号 CN 103077258 A(43)申请公布日 2013.05.01CN103077258A*CN103077258A*(21)申请号 201210592591.7(22)申请日 2012.12.30G06F 17/40(2006.01)(71)申请人陕西海泰电子有限责任公司地址 710075 陕西省西安市团结南路35号航海科技园(72)发明人郭恩全 冯辉 冯平 石俊斌白俊峰 李光辉(74)专利代理机构西安智邦专利商标代理有限公司 61211代理人张倩(54) 发明名称高速同步数据采集卡(57) 摘要本发明涉及高速同步数据采集卡，包括母板和多组子板，子板上设置有子板模拟接口。
2、总线、子板功能电路和子板数字接口总线，所述子板模拟接口总线与模拟插座连接，子板数字接口总线与数字插座连接，子板数字接口总线包括十六根数据信号线、两根时钟信号线、三根AD配置信号线、三根子板功能配置信号线、1根+5V线和1根+3.3V线，子板模拟接口总线包括一组5电源线、一组15电源线、两根模拟输入线（ACH+，ACH-）、一根零偏偏置线OF_PZ、一根零偏校准线OF_ADJ、一根满偏校准线FS_ADJ、一根基准电压线REF、一根模拟输出线AOUT，本发明解决了现有的同步数据采集卡产品功能单一、采样精度和同步性差的技术问题，本发明具有高速同步、大缓存、高精度的优点。(51)Int.Cl.权利要求。
3、书1页 说明书5页 附图3页(19)中华人民共和国国家知识产权局(12)发明专利申请权利要求书1页 说明书5页 附图3页(10)申请公布号 CN 103077258 ACN 103077258 A1/1页21.高速同步数据采集卡，其特征在于：包括母板和多组子板，所述母板上设置有总线桥、可编程逻辑控制器FPGA、同步时钟单元、存储单元、电源电路、多组模拟插座和多组数字插座，所述总线桥的一端与总线连接，另一端与可编程逻辑控制器FPGA连接，所述同步时钟单元、存储单元、数字插座均与可编程逻辑控制器FPGA连接，所述子板上设置有子板模拟接口总线、子板功能电路和子板数字接口总线，所述子板模拟接口总线与模。
4、拟插座连接，所述子板数字接口总线与数字插座连接，所述子板数字接口总线包括十六根数据信号线、两根时钟信号线、三根AD配置信号线、三根子板功能配置信号线、1根+5V线和1根+3.3V线，所述十六根数据信号线、1根+5V线和三根子板功能配置信号线依次位于子板数字接口总线的一侧，所述两根时钟信号线、1根+3.3V线和三根AD配置信号线依次位于子板数字接口总线的另一侧；所述子板模拟接口总线包括一组5电源线、一组15电源线、两根模拟输入线（ACH+，ACH-）、一根零偏偏置线OF_PZ、一根零偏校准线OF_ADJ、一根满偏校准线FS_ADJ、一根基准电压线REF、一根模拟输出线AOUT，所述两根模拟输入线。
5、（ACH+，ACH-）、一根模拟输出线AOUT分别设置在子板模拟接口总线的两头，所述一组5电源线和一组15电源线位于子板模拟接口总线的中间。2.根据权利要求1所述的高速同步数据采集卡，其特征在于：所述子板功能电路包括共模滤波线圈、模拟输入切换开关、信号调理电路、滤波电路、校准电路和AD转换电路，所述校准电路包括零偏校准电路和满偏校准电路，所述共模滤波线圈的输入端与子板模拟接口总线的两根模拟输入线（ACH+，ACH-）连接，所述共模滤波线圈的输出端与模拟输入切换开关的一端连接，所述模拟输入切换开关的另一端与信号调理电路的输入端连接，所述零偏校准电路的一端与信号调理电路的零偏调整端连接，所述零偏校。
6、准电路的另一端与子板模拟接口总线的一根零偏偏置线OF_PZ和一根零偏校准线OF_ADJ连接，所述信号调理电路的输出端滤波电路的输入端连接，所述滤波电路的输出端与AD转换电路的输入端连接，所述AD转换电路的输出端与子板数字接口总线中的数据信号线连接，所述满偏校准电路的输出端与AD转换电路的基准电压端连接，所述满偏校准电路的输入端与一根满偏校准线FS_ADJ和一根基准电压线REF连接。3.根据权利要求2所述的高速同步数据采集卡，其特征在于：所述信号调理电路包括依次连接的模拟输入缓冲单元、输入量程增益调理电路以及ADC输入驱动单元，所述模拟输入缓冲单元为高输入阻抗运放器，所述输入量程增益调理电路包括。
7、运放器和模拟开关，所述ADC输入驱动单元包括差分运放器。4.根据权利要求3所述的高速同步数据采集卡，其特征在于：所述阻抗运放器为AD8065，所述运放器为AD829，所述模拟开关为MAX337，所述差分运放器为AD8138。5.根据权利要求1或2或3或4所述的高速同步数据采集卡，其特征在于：所述同步时钟单元包括锁相环、环路滤波器和压控晶振，所述锁相环的输入端接PXI背板时钟，所述锁相环的输出端接环路滤波器的输入端，所述环路滤波器的输出端与压控晶振，所述压控晶振向锁相环输出比较时钟。6.根据权利要求5所述的高速同步数据采集卡，其特征在于：所述锁相环为ADF4001。权 利 要 求 书CN 103。
8、077258 A1/5页3高速同步数据采集卡技术领域0001 本发明涉及虚拟仪器技术领域，尤其涉及一种基于PXI或PCI总线的高速同步数据采集卡。背景技术0002 国内目前基于PXI或PCI总线的高速同步数据采集卡，分辨率为16位的产品较少，大多同类产品功能单一，仅有模拟输入功能，而且采样精度和同步性能比较差。0003 但是随着现代科学技术的迅速发展，尤其是在航空航天、军事领域，对于同步数据采集的采样精度和同步性能要求越来越高。迫切需要一种同步数据采集的采样精度和同步性能高，同时还提供多种辅助功能，可以便于用户有效降低开发成本的同步数据采集卡。0004 在这些前提下，开发高速高精度的多功能同步。
9、数据采集卡具有很好的工程实用价值。发明内容0005 为了解决现有的同步数据采集卡产品功能单一、采样精度和同步性差的技术问题，本发明提供一种高速同步数据采集卡，解决高精度高速的难点，具有高速同步、大缓存、高精度的优点。0006 本发明的技术解决方案：0007 高速同步数据采集卡，其特殊之处在于：包括母板和多组子板，0008 母板上设置有总线桥、可编程逻辑控制器FPGA、同步时钟单元、存储单元、电源电路、多组模拟插座和多组数字插座，所述总线桥的一端与总线连接，另一端与可编程逻辑控制器FPGA连接，所述同步时钟单元、存储单元、数字插座均与可编程逻辑控制器FPGA连接，0009 所述子板上设置有子板模。
10、拟接口总线、子板功能电路和子板数字接口总线，所述子板模拟接口总线与模拟插座连接，所述子板数字接口总线与数字插座连接，0010 所述子板数字接口总线包括十六根数据信号线、两根时钟信号线、三根AD配置信号线、三根子板功能配置信号线、1根+5V线和1根+3.3V线，0011 所述十六根数据信号线、1根+5V线和三根子板功能配置信号线依次位于子板数字接口总线的一侧，所述两根时钟信号线、1根+3.3V线和三根AD配置信号线依次位于子板数字接口总线的另一侧；0012 所述子板模拟接口总线包括一组5电源线、一组15电源线、两根模拟输入线（ACH+，ACH-）、一根零偏偏置线OF_PZ、一根零偏校准线OF_A。
11、DJ、一根满偏校准线FS_ADJ、一根基准电压线REF、一根模拟输出线AOUT，0013 所述两根模拟输入线（ACH+，ACH-）、一根模拟输出线AOUT分别设置在子板模拟接口总线的两头，所述一组5电源线和一组15电源线位于子板模拟接口总线的中间。0014 上述子板功能电路包括共模滤波线圈、模拟输入切换开关、信号调理电路、滤波电路、校准电路和AD转换电路，所述校准电路包括零偏校准电路和满偏校准电路，说 明 书CN 103077258 A2/5页40015 所述共模滤波线圈的输入端与子板模拟接口总线的两根模拟输入线（ACH+，ACH-）连接，所述共模滤波线圈的输出端与模拟输入切换开关的一端连接，。
12、所述模拟输入切换开关的另一端与信号调理电路的输入端连接，所述零偏校准电路的一端与信号调理电路的零偏调整端连接，所述零偏校准电路的另一端与子板模拟接口总线的一根零偏偏置线OF_PZ和一根零偏校准线OF_ADJ连接，所述信号调理电路的输出端滤波电路的输入端连接，所述滤波电路的输出端与AD转换电路的输入端连接，所述AD转换电路的输出端与子板数字接口总线中的数据信号线连接，所述满偏校准电路的输出端与AD转换电路的基准电压端连接，所述满偏校准电路的输入端与一根满偏校准线FS_ADJ和一根基准电压线REF连接。0016 上述信号调理电路包括依次连接的模拟输入缓冲单元、输入量程增益调理电路以及ADC输入驱动。
13、单元，所述模拟输入缓冲单元为高输入阻抗运放器，0017 所述输入量程增益调理电路包括运放器和模拟开关，所述ADC输入驱动单元包括差分运放器。0018 上述阻抗运放器为AD8065，所述运放器为AD829，所述模拟开关为MAX337，所述差分运放器为AD8138。0019 上述同步时钟单元包括锁相环、环路滤波器和压控晶振，所述锁相环的输入端接PXI背板时钟，所述锁相环的输出端接环路滤波器的输入端，所述环路滤波器的输出端与压控晶振，所述压控晶振向锁相环输出比较时钟。0020 上述锁相环为ADF4001。0021 本发明所具有的优点：0022 1、本发明通过对子板模拟接口总线和子板数字接口总线的定义。
14、，能够实现兼容不同的工作电压器件、不同分辨率和类型的AD转换器。同时可以根据实际需要扩展控制位，不受管脚的限制。0023 2、本发明通过在子板模拟接口总线再增加一组模拟输入控制信号、零偏与满偏控制电压信号，在数据总线端对于AD转换器的数据总线采用高阻态复用设计，在本发明中就能实现2路模拟输入采集的功能。因此，基于本发明可以很方便的实现系列化同步数据采集卡的产品开发。0024 3、本发明能够实现多块卡在同一个PXI机箱中且在同一个时钟下工作，因此即使是多块卡间的模拟输入通道间也实现了同步时延差不超过2nS的指标。通过这些设计措施，使本发明在卡的同步性能方面获得比较好的指标。附图说明0025 图1。
15、本发明多功能数据采集卡总体结构图；0026 图2本发明子板模拟接口总线图；0027 图3子板数字接口总线图；0028 图4子板功能电路图；0029 图5信号调理电路图；0030 图6同步时钟功能框图。具体实施方式说 明 书CN 103077258 A3/5页50031 如图1所示，本发明包括PCI总线桥、FPGA、同步时钟单元、存储单元和各外围功能电路。PCI总线桥实现母板局部总线与PCI总线的连接，FPGA实现PCI总线桥对同步时钟单元、存储单元和各外围功能电路控制的逻辑实现；同步时钟单元产生各功能电路正常工作所需要的高稳定度同步时钟；存储单元实现高速大量的模拟输入和输出数据的缓存。0032。
16、 本发明中的模拟输入功能电路采用子板的形式实现。子板上设置有子板模拟接口总线、子板功能电路和子板数字接口总线，子板模拟接口总线与模拟插座连接，子板数字接口总线与数字插座连接，一个子板对应一组模拟插座和数字插座。0033 图2所示，子板模拟接口总线包括一组5V电源线、一组15V电源线、两根模拟输入线（ACH+，ACH-）、一根零偏偏置线OF_PZ、一根零偏校准线OF_ADJ、一根满偏校准线FS_ADJ、一根基准电压线REF、一根模拟输出线AOUT，两根模拟输入线（ACH+，ACH-）、一根模拟输出线AOUT分别设置在子板模拟接口总线的两头，所述一组5V电源线和一组15V电源线位于子板模拟接口总线。
17、的中间。0034 本发明的子板是采用两个40针的接口总线与母板上匹配的插座相连实现子母板结构的。0035 如图3所示，子板数字接口总线包括十六根数据信号线、两根时钟信号线、三根AD配置信号线、三根子板功能配置信号线、1根+5V线和1根+3.3V线，十六根数据信号线、1根+5V线和三根子板功能配置信号线依次位于子板数字接口总线的一侧，所述两根时钟信号线、1根+3.3V线和三根AD配置信号线依次位于子板数字接口总线的另一侧；这样的布局易于实现模拟电路和数字电路在PCB布局时实现严格分开设计，有效降低数字电路对于高精度模拟信号调理电路的干扰。此外，对于电源种类的选择、校准功能的、对于不同类型的AD兼。
18、容都做了必要的设计考虑。0036 对于数字电路同样提供有+5V和+3.3V两种最常用的数字电源供电电压。利用AD0AD7为数据信号线，在其下方预留有8路空管脚，可以很方便的扩展为12、14、16位的不同类型的AD器件。CLK+、CLK-为AD工作时钟信号。高速AD器件通常采用差分时钟。0037 AD_SCS、AD_SCK与AD_SDIO为一组串行AD配置控制信号。AD_SCS为AD配置片选信号，AD_SCK为AD配置时钟，AD_SDIO为AD配置数据输入输出信号。通过这一组定义可以很方便的对于多采用SPI接口的需要配置的AD器件进行配置。MD_RCK、MD_SDA、MD_SCK为一组串行子板模。
19、式配置控制信号。模拟输入采集功能模块，通常都需要多个工作状态选择控制信号。比如量程控制、输入方式控制等。为获得最好的兼容性，能满足各种需求，采取串入并出的思路定义了这样一组功能信号。MD_RCK是状态锁存信号，MD_SDA是串行输入数据信号，MD_SCK是串行输入时钟信号。其工作方式是首先通过MD_SCK和MD_SDA信号将状态控制信号送入子板上的控制寄存器内，通过MD_RCK的上升沿使能输出的控制信号端口上，这样就实现了与并行控制同样效果的状态切换。0038 如图4所示，高速同步数据采集卡采用并行方式来实现多通道模拟信号的同步采集。每个子板功能电路都包括有独立的共模滤波线圈、模拟输入切换开关。
20、、信号调理电路、滤波电路、校准电路和AD转换电路。校准电路包括零偏校准电路和满偏校准电路，共模滤波线圈的输入端与子板模拟接口总线的两根模拟输入线（ACH+，ACH-）连接，共模滤波线圈的输出端与模拟输入切换开关的一端连接，模拟输入切换开关的另一端与信号调理电路的输入端连接，零偏校准电路的一端与信号调理电路的零偏调整端连接，零偏校准电路的另说 明 书CN 103077258 A4/5页6一端与子板模拟接口总线的一根零偏偏置线OF_PZ和一根零偏校准线OF_ADJ连接，信号调理电路的输出端与滤波电路的输入端连接，滤波电路的输出端与AD转换电路的输入端连接，AD转换电路的输出端与子板数字接口总线中的。
21、数据信号线连接，满偏校准电路的输出端与AD转换电路的基准电压端连接，满偏校准电路的输入端与一根满偏校准线FS_ADJ和一根基准电压线REF连接。0039 在这里为模拟部分功能电路提供了15V和5V两种模拟电源，这样设计的原因是为在子板上能很方便使用不同供电电压的模拟或混合器件。例如，差分运放AD8138其工作电压较低5V即可，然而其工作电流却比较大。如果子板只提供一种15V电源，这样一方面会需要子板上增加电压转换电路；另一方面对于模拟电路供电要求使用线性稳压电路，而线性稳压电路由15V降到5V，其效率是极低的，会造成整机功耗大大增加。所以这里采用提供两种模拟电源的方式是比较合适的。0040 R。
22、EF、OF_PZ、OP_ADJ、FS_ADJ为模拟输入采集电路实现校准功能所定义的一组信号。REF为基准电压，OF_PZ为模拟输入零点拉偏电压，FS_ADJ为模拟输入满偏校准电压，FS_ADJ为模拟输入满偏校准电压。在这里OF_ADJ为单极性电压，而零点校准是需要正负双向动作调整的。这里设计采用OF_PZ信号将模拟输入零点固定反向拉偏到OF_ADJ可调整范围的一半，然后通过改变OF_ADJ电压就可实现可正负调整效果。由于本方案中每个模拟输入输出通道都提供了校准功能，而实现校准功能需要实现零点和满偏两种校准。采用了SPI串口的多路并行DA器件提供校准电压，实现数字校准功能的。而SPI串口的多路并。
23、行DA多只能提供单极性输出电压。0041 ACH+、ACH-为模拟信号输入端口，这是差分信号输入定义方式。将ACH-定义为模拟地，则其模拟输入信号怎转换为单端信号输入方式。AOUT为模拟输出信号，是不同输入量程信号经过模拟信号调理电路归一化后，分流出一路可用于通道触发功能或其它使用。0042 从上述对于子板接口的描述可知，这一设计能很方便的兼容不同工作电压器件、不同分辨率和类型的AD转换器的使用；可以根据实际需要扩展控制位，不受管脚的限制。0043 如图5所示，本发明信号调理电路采用分级处理。第一级（即模拟输入缓冲单元）采用高输入阻抗运放对输入信号缓冲，获得高阻抗、高共模抑制的性能；第二级（即。
24、输入量程增益调理电路）采用运放加模拟开关实现信号放大或衰减的多档位切换功能。第三级为ADC转换电路驱动电路。其中第一级高输入阻抗运放器为AD8065，第二级运放器为AD829，第三级驱动级差分运放器为AD8138。0044 如图6所示，对于高速同步数据采集卡的开发，获得高质量的时钟是有着很重要的意义的。作为同步数据产品关键的同步性能对于时钟的要求是比较高的；对于本类产品如果能实现各个部分功能电路都工作于同一个时钟下，对于提高产品稳定性和简化FPGA可编程逻辑设计都是很有利的。PXI机箱都提供有高质量的10M时钟信号。在本发明中利用了这个时钟信号，采用高稳定的压控晶振、锁相环、环路滤波器与PXI。
25、背板时钟同步，获取设备本地功能电路所需要的时钟，从而实现了上述的目标。0045 锁相环选用Anglog公司的ADF4001。为确保获得高稳定度时钟信号，这里选用40M的压控晶振作为压控振荡器。PXI总线提供的10M时钟和压控晶振提供的40M时钟先在ADF4001内分别进行1000倍和4000倍分频，而后将两路时钟都分频为10KHz的信号后进行相位比较处理，然后将相位比较信号通过2阶无源环路滤波器滤波后产生控制压控晶说 明 书CN 103077258 A5/5页7振所需要的电压信号，从而组成一个完整的锁相环路。此外，由于将每块卡本地40M时钟与PXI机箱提供的10M时钟同步，实现了多块卡在同一个PXI机箱中工作在同一个时钟下，因此即使是多块卡间的模拟输入通道间也实现了同步时延差不超过2nS的指标。通过这些设计措施，使本发明在卡的同步性能方面获得比较好的指标。说 明 书CN 103077258 A1/3页8图1图2说 明 书 附 图CN 103077258 A2/3页9图3图4说 明 书 附 图CN 103077258 A3/3页10图5图6说 明 书 附 图CN 103077258 A10。