差动电路.pdf

一种差动电路，其具有：第一输入部，其输入第一输入电压；第二输入部，其输入第二输入电压；共同的基准电压输入部，其输入基准电压，并与所述第一输入部和所述第二输入部分别成对地构成差动对；电流源，其驱动所述差动对；电流镜，其根据如下电流生成第一输出电流以及第二输出电流，该电流是根据所述第一输入电压与所述基准电压的第一电压差以及所述第二输入电压与所述基准电压的第二电压差中至少一个电压差而流过所述基准电压输入部的电流；第一输出部，其对应于根据所述第一电压差而流过所述第一输入部的电流、以及所述第一输出电流，输出对应于所述第一电压差的信号；以及第二输出部，其对应于根据所述第二电压差而流过所述第二输入部的电流、以及所述第二输出电流，输出对应于所述第二电压差的信号。

权利要求书一种差动电路，其具有：
第一输入部，其输入第一输入电压；
第二输入部，其输入第二输入电压；
共同的基准电压输入部，其输入基准电压，并与所述第一输入部和所述第二输入部分别成对地构成差动对；
电流源，其驱动所述差动对；
电流镜，其根据如下电流生成第一输出电流以及第二输出电流，该电流是根据所述第一输入电压与所述基准电压的第一电压差以及所述第二输入电压与所述基准电压的第二电压差中至少一个电压差而流过所述基准电压输入部的电流；
第一输出部，其对应于根据所述第一电压差而流过所述第一输入部的电流、以及所述第一输出电流，输出对应于所述第一电压差的信号；以及
第二输出部，其对应于根据所述第二电压差而流过所述第二输入部的电流、以及所述第二输出电流，输出对应于所述第二电压差的信号。
根据权利要求1所述的差动电路，其中，
所述差动电路被用作运算放大器。
根据权利要求2所述的差动电路，其中，
所述差动电路被用作用于增强运算放大电路的输出级的多个串叠电路的输出阻抗的运算放大器。
根据权利要求2所述的差动电路，其中，所述差动电路具有：
第一负反馈电路，其设于所述第一输出部与所述第一输入部之间；以及
第二负反馈电路，其设于所述第二输出部与所述第二输入部之间。
根据权利要求1所述的差动电路，其中，
所述电流源具有串叠电流源。
根据权利要求1所述的差动电路，其中，
所述第一输出部和所述第二输出部具有串叠电流源。
根据权利要求2所述的差动电路，其中，
所述差动电路被用于积分电路。
根据权利要求2所述的差动电路，其中，
所述差动电路被用于放大电路。
根据权利要求2所述的差动电路，其中，
所述差动电路被用于滤波电路。
根据权利要求1所述的差动电路，其中，
所述差动电路被用作比较器。

说明书差动电路
技术领域
本发明涉及具有将输入电压与基准电压（参考电压）进行比较的差动对的差动电路。
背景技术
图1表示现有的振荡电路的一个例子的电路结构图。图1中，恒流电路101在一端连接电源Vdd，在另一端连接p沟道MOS晶体管M101、M103的源极。MOS晶体管M101的漏极连接到n沟道MOS晶体管M102的漏极，MOS晶体管M102的源极连接到电源Vss。此外，MOS晶体管M103的漏极连接到n沟道MOS晶体管M104的漏极，MOS晶体管M104的源极连接到电源Vss。
MOS晶体管M101、M102的漏极连接到电容器C101的一端并且连接到比较器102的非反相输入端子，电容器C101的另一端连接到电源Vss。MOS晶体管M101、M102的栅极连接到RS触发器（flip‑flop）104的Q端子。
此外，MOS晶体管M103、M104的漏极连接到电容器C102的一端并且连接到比较器103的非反相输入端子，电容器C102的另一端连接到电源Vss。MOS晶体管M103、M104的栅极连接到RS触发器104的QB端子。
比较器102、103的反相输入端子连接到恒压电路105的一端从而被施加基准电压Vth，恒压电路105的另一端连接到电源Vss。比较器102将电流输入端子连接到恒流电路106的一端，从而被供给工作电流，恒流电路106的另一端连接到电源Vss。比较器102生成在电容器C101的电压超过了基准电压Vth时为高电平、当电容器C101的电压在基准电压Vth以下时为低电平的输出信号，并将其供给到触发器104的置位（set）端子S。
比较器103将电流输入端子连接到恒流电路107的一端，从而被供给工作电流，恒流电路107的另一端连接到电源Vss。比较器103生成在电容器C102的电压超过了基准电压Vth时为高电平、当电容器C102的电压在基准电压Vth以下时为低电平的输出信号，并将其供给到触发器104的复位（reset）端子R。
触发器104在置位端子S被供给高电平信号时使Q端子输出为高电平，使QB端子输出为低电平。此外，触发器104在复位端子R被供给高电平信号时使Q端子输出为低电平，使QB端子输出为高电平。触发器104的Q端子输出和QB端子输出中的一方或双方作为振荡信号而被输出。
<动作>
触发器104的Q端子输出为低电平（图2（E））时MOS晶体管M101导通、MOS晶体管M102截止，由此电容器C101充电（图2（A）），同时QB端子输出为高电平（图2（F））时MOS晶体管M103截止、MOS晶体管M104导通，由此电容器C102放电（图2（C））。然后，当电容器C101的电压超过基准电压Vth时比较器102的输出为高电平（图2（B）），触发器104被置位，Q端子输出为高电平，QB端子输出为低电平。
此时，MOS晶体管M101截止，MOS晶体管M102导通，电容器C101放电，同时QB端子输出为低电平，MOS晶体管M103导通，MOS晶体管M104截止，由此电容器C102充电。然后，当电容器C102的电压超过基准电压Vth时比较器103的输出为高电平（图2（D）），触发器104被复位，Q端子输出为低电平，QB端子输出为高电平。
此外，还已知有使用如下元件构成振荡电路的技术（例如参照专利文献1），所述元件包括：放大器，其根据第一、第二输入信号的高低生成电容器的充放电电流；分别比较电容器的端子电压Va与上限电压Vth1、下限电压Vth2的两个比较器；通过两个比较器的各输出信号而被复位/置位的触发器；以及根据控制信号向两个比较器中某一个供给驱动电流的开关。
现有技术文献
专利文献
专利文献1：日本公开专利公报第2009‑159344号
发明内容
发明要解决的课题
然而，在以现有的差动电路结构来实现将多个输入电压与同一基准电压进行比较的电路时，如图1的比较器102、103那样，不得不设有多个差动电路。于是，会存在与差动电路相同数量的基准电压输入部（图1的情况下，为比较器102、103的反相输入端子部），所以导致电路规模变大。
因此，本发明的目的在于提供一种差动电路，其能够容易地实现将多个输入电压与同一基准电压进行比较的电路的小面积化。
用于解决课题的手段
为了实现上述目的，本发明涉及的差动电路，其特征在于，具有：
第一输入部，其输入第一输入电压；
第二输入部，其输入第二输入电压；
共同的基准电压输入部，其输入基准电压，并与所述第一输入部和所述第二输入部分别成对地构成差动对；
电流源，其驱动所述差动对；
电流镜，其根据如下电流生成第一输出电流以及第二输出电流，该电流是根据所述第一输入电压与所述基准电压的第一电压差以及所述第二输入电压与所述基准电压的第二电压差中至少一个电压差而流过所述基准电压输入部的电流；
第一输出部，其对应于根据所述第一电压差而流过所述第一输入部的电流、以及所述第一输出电流，输出对应于所述第一电压差的信号；以及
第二输出部，其对应于根据所述第二电压差而流过所述第二输入部的电流、以及所述第二输出电流，输出对应于所述第二电压差的信号。
发明效果
根据本发明，能够容易地实现将多个输入电压与同一基准电压进行比较的电路的小面积化。
附图说明
图1是现有的振荡电路的一个例子的电路结构图。
图2是图1的电路各部分的信号波形图（横轴：时间t）。
图3是将本发明的差动电路用作比较器112的振荡电路的结构图。
图4A是电流电路116、117的一个实施方式的电路图。
图4B是电流电路116、117的一个实施方式的电路图。
图5是作为可用作比较器112的差动电路的一个例子的差动电路1的结构图。
图6是作为可用作比较器112的差动电路的一个例子的差动电路2的结构图。
图7是图3的电路各部分的信号波形图。
图8是将本发明的差动电路用作运算放大器A1、A2的差动运算放大电路100的结构图。
图9是将本发明的差动电路用作运算放大器A1、A2的差动运算放大电路200的结构图。
图10是可用作运算放大器A1的差动电路的一个例子的结构图。
图11是可用作运算放大器A2的差动电路的一个例子的结构图。
图12是偏置电路的结构图。
图13是可用作运算放大器A1‑1的差动电路的一个例子的结构图。
图14A是在两个运算放大电路100‑1（图14A）、100‑2（图14B）中共同使用了本发明涉及的运算放大器A1‑1（图14C）、A2‑1（图14D）的结构图。
图14B是在两个运算放大电路100‑1（图14A）、100‑2（图14B）中共同使用了本发明涉及的运算放大器A1‑1（图14C）、A2‑1（图14D）的结构图。
图14C是在两个运算放大电路100‑1（图14A）、100‑2（图14B）中共同使用了本发明涉及的运算放大器A1‑1（图14C）、A2‑1（图14D）的结构图。
图14D是在两个运算放大电路100‑1（图14A）、100‑2（图14B）中共同使用了本发明涉及的运算放大器A1‑1（图14C）、A2‑1（图14D）的结构图。
图15A是在四个串叠电流源（图15A）中使用了本发明涉及的运算放大器A2‑1（图15B）的结构图。
图15B是在四个串叠电流源（图15A）中使用了本发明涉及的运算放大器A2‑1（图15B）的结构图。
图16A是运算放大电路的一个例子。
图16B是运算放大电路的一个例子。
图16C是运算放大电路的一个例子。
图16D是运算放大电路的一个例子。
图16E是运算放大电路的一个例子。
图17是套筒式串叠运算放大电路的结构图。
图18是由差动对和电流镜构成的运算放大电路的结构图。
具体实施方式
下面，参照附图对实施本发明的方式进行说明。此外，在各附图中，对栅极标注了圆圈的晶体管表示P沟道MOS晶体管，没有对栅极标注圆圈的晶体管表示N沟道MOS晶体管。
<作为本发明的差动电路的第一实施例的振荡电路的结构图>
图3是将本发明的差动电路用作比较器112的振荡电路的结构图。该振荡电路被半导体集成电路化。
图3的振荡电路的特征在于，具有：
根据控制信号来切换电容器的充放电的充放电部；
将所述电容器的电压与基准电压进行比较并输出比较结果信号的比较器；
通过所述比较结果信号而被置位或者复位的触发器，该触发器将输出信号作为控制信号供给到所述充放电部并且将输出信号作为振荡信号进行输出；以及
根据所述电容器的电压来控制所述比较器的工作电流的电流控制部。
这里，优选的是所述电流控制部具有：
第一电流控制部，其在所述电容器的电压在所述比较器的基准电压附近时使与所述电容器的电压对应的电流流过所述比较器；以及
第二电流控制部，其使所述比较器稳定地流过一定的工作电流。
此外，还优选的是具有：电平变更部，其根据将所述触发器的输出信号进行延迟而得的信号将所述比较器的比较结果信号变更为预定电平。
以下具体进行说明。
图3中，恒流电路111在一端连接电源Vdd，在另一端连接p沟道MOS晶体管M111、M113的源极。MOS晶体管M111的漏极与n沟道MOS晶体管M112的漏极连接，MOS晶体管M112的源极与电源Vss连接。此外，MOS晶体管M113的漏极与n沟道MOS晶体管M114的漏极连接，MOS晶体管M114的源极与电源Vss连接。
MOS晶体管M111、M112的漏极与电容器C111的一端连接，并且与比较器112的第一非反相输入端子和电流电路116的控制端子124连接。电容器C111的另一端与电源Vss连接。MOS晶体管M111、M112的栅极与RS触发器114的Q端子连接。此外，MOS晶体管M113、M114的漏极与电容器C112的一端连接，并且与比较器112的第二非反相输入端子和电流电路116的控制端子125连接。电容器C112的另一端与电源Vss连接。MOS晶体管M113、M114的栅极与RS触发器114的QB端子连接。
比较器112的反相输入端子与恒压电路115的一端连接从而被施加基准电压Vth，恒压电路115的另一端与电源Vss连接。比较器112将电流输入端子与电流电路116和117的一端连接从而被供给工作电流，电流电路116、117的另一端与电源Vss连接。电流电路116在控制端子124被供给电容器C111的电压，该电压在基准电压Vth附近时，使与电容器C111的电压对应的工作电流流过比较器112。此外，电流电路116在控制端子125被供给电容器C112的电压，该电压在基准电压Vth附近时，使与电容器C112的电压对应的工作电流流过比较器112。
电流电路117使比较器112中稳定地流过一定的工作电流。这里，电流电路117使比较器112中流过的工作电流I2为能够使比较器112维持内部状态的程度的较小值。电流电路116在基准电压Vth时与电流电路117一起使比较器112中流过的最大的工作电流I1为使比较器112内部状态变化所需的程度的较大值。
比较器112生成当电容器C111的电压超过了基准电压Vth时为高电平、当电容器C111的电压在基准电压Vth以下时为低电平的第一输出信号，并将其从第一输出端子供给到触发器114的置位端子S。此外，比较器112还生成当电容器C112的电压超过了基准电压Vth时为高电平、当电容器C112的电压在基准电压Vth以下时为低电平的第二输出信号，并将其从第二输出端子供给到触发器114的复位端子R。
触发器114在置位端子S被供给高电平信号时使Q端子输出为高电平，使QB端子输出为低电平。此外，触发器114在复位端子R被供给高电平信号时使Q端子输出为低电平，使QB端子输出为高电平。触发器114的Q端子输出和QB端子输出中的一方或双方作为振荡信号而被输出。
此外，触发器114的Q端子经延迟电路120与n沟道MOS晶体管M115的栅极连接，MOS晶体管M115的漏极与触发器114的置位端子S连接，MOS晶体管M115的源极与电源Vss连接。因此，触发器114的Q端子输出为高电平以后经过了延迟电路120的延迟时间时，MOS晶体管M115导通，触发器114的置位端子S被强制变更为低电平。
同样地，触发器114的QB端子经延迟电路121与n沟道MOS晶体管M116的栅极连接，MOS晶体管M116的漏极与触发器114的复位端子R连接，MOS晶体管M116的源极与电源Vss连接。因此，触发器114的QB端子输出为高电平以后经过了延迟电路121的延迟时间时，MOS晶体管M116导通，触发器114的复位端子R被强制变更为低电平。
这样，通过设有延迟电路120、121、MOS晶体管M115、M116，即使在将振荡频率设定为了较大值时，也能够避免触发器114的置位端子S和复位端子R同时为高电平。
图4A、4B表示电流电路116、117的一个实施方式的电路图。图4A中，端子126与比较器112的电流输入端子连接，在端子126上连接n沟道MOS晶体管M124、M125、M122的漏极，MOS晶体管M124、M125的源极与n沟道MOS晶体管M121的漏极连接，MOS晶体管M121、M122的源极与电源Vss连接。MOS晶体管M124的栅极经控制端子124而与MOS晶体管M111、M112的漏极连接（参照图3），MOS晶体管M125的栅极经控制端子125与MOS晶体管M113、M114的漏极连接（参照图3）。MOS晶体管M121、M122的栅极被从端子123供给偏压Vbias。偏压Vbias例如是从电源Vdd降压生成而得的一定电压。MOS晶体管M124流过与从控制端子124向栅极施加的电压对应的电流，MOS晶体管M125流过与从控制端子125向栅极施加的电压对应的电流。
另外，图4B中，代替将MOS晶体管M124、M125连接在端子126与MOS晶体管M121之间，而是MOS晶体管M124、M125连接在MOS晶体管M121与电源Vss之间。此外，在图4A、4B中，也可以为删除了MOS晶体管M121的结构。
另外，在图4A、4B中，用n沟道MOS晶体管来构成了电流电路116、117，但是同样也可以用p沟道MOS晶体管构成。
另外，n沟道MOS晶体管M124、M125、M121、M122的阈值电压例如是0.6V左右。为了使MOS晶体管M124、M125进行所期望的开关动作，将基准电压Vth设定为MOS晶体管M124、M125的阈值电压以上例如1.0V左右的值。此外，为了使MOS晶体管M121、M122进行所期望的开关动作，将偏置电压Vbias设定为MOS晶体管M121、M122的阈值电压以上基准电压Vth以下的例如0.8V左右的值。并且，在将由该振荡电路产生的振荡信号用作连续时间系ΔΣ调制器的时钟的情况下，要求时钟的抖动低。在这样的情况下，通过将基准电压Vth设定得较高、使SN比增高来实现低抖动。另一方面，在为了降低电流消耗而使用振荡电路的情况下，将基准电压Vth设定得尽可能低来使消耗电流降低。
图5是作为能够用作比较器112使用的差动电路的一例的差动电路1的结构图。差动电路1中，作为输入第一输入电压的第一输入部而具有MOS晶体管M138，MOS晶体管M138的栅极被施加从第一输入端子131输入的第一输入电压，并且，作为输入第二输入电压的第二输入部而具有MOS晶体管M144，MOS晶体管M144的栅极被施加从第二输入端子132输入的第二输入电压。在差动电路1作为比较器112使用的情况下，第一输入端子131相当于比较器112的第一非反相输入端子，从第一输入端子131输入的第一输入电压相当于电容器C111的电压a。同样地，第二输入端子132相当于比较器112的第二非反相输入端子，从第二输入端子132输入的第二输入电压相当于电容器C112的电压b。
另外，差动电路1中，作为输入基准电压的基准电压输入部而具有MOS晶体管M133，该MOS晶体管M133的栅极被施加从第三输入端子133输入的基准电压。MOS晶体管M133与MOS晶体管M138和M144分别成对地构成差动对，MOS晶体管M133是输入与上述的第一输入电压和第二输入电压两者进行比较的共同的基准电压的基准电压输入部。即，MOS晶体管M133是由MOS晶体管M133和M138构成的第一差动对、以及由MOS晶体管M133和M144构成的第二差动对共用的基准电压输入部。MOS晶体管M133、M138、M144各自的源极相互连接。在差动电路1用作比较器112的时候，第三输入端子133相当于比较器112的反相输入端子，从第三输入端子133输入的基准电压相当于从恒压电路115供给的基准电压Vth。
另外，差动电路1具有MOS晶体管M135来作为驱动上述第一差动对和第二差动对的驱动源。MOS晶体管M135的漏极与MOS晶体管M133、M138、M144的源极连接，MOS晶体管M135的源极与电源Vss连接。在MOS晶体管M135的栅极施加一定的偏置电压Vbias。在差动电路1是用于图3的振荡电路的情况下，MOS晶体管M135相当于电流电路117的MOS晶体管M122（参照图4A、4B），MOS晶体管M133、M138、M144各自的源极相互连接的节点相当于端子126（参照图4A、4B）。
另外，上述的驱动第一差动对和第二差动对的驱动源也可以具有MOS晶体管M135和MOS晶体管M140。图5表示利用MOS晶体管M140、M139、M145构成的电流可变部136。在将差动电路1使用于图3的振荡电路的情况下，MOS晶体管M140相当于MOS晶体管M121，MOS晶体管M139相当于MOS晶体管M124，MOS晶体管M145相当于MOS晶体管M125。
另外，差动电路1具有根据流向MOS晶体管M133的漏极的电流Ia来生成第一输出电流Ie和第二输出电流If的电流镜电路。该电流镜电路由MOS晶体管M132、M137、M143构成。MOS晶体管M132、M137、M143的源极连接于电源Vdd。MOS晶体管M132、M137、M143的漏极分别连接于MOS晶体管M133、M138、M144的漏极。电流Ia是流向MOS晶体管M133的漏极的电流，第一输出电流Ie是从MOS晶体管M137的漏极流出的电流，第二输出电流If是从MOS晶体管M143的漏极流出的电流。
电流Ia的电流值根据第一电压差以及第二电压差中的至少一个电压差而变化，第一电压差为输入到MOS晶体管M138的栅极的电压与输入到MOS晶体管M133的栅极的电压之差，第二电压差为输入到MOS晶体管M144的栅极的电压与输入到MOS晶体管M133的栅极的电压之差。若没有第一电压差而有第二电压差，则电流Ia为与第二电压差相应的电流值，若没有第二电压差而有第一电压差，则电流Ia为与第一电压差相应的电流值，若第一电压差和第二电压差都存在，则电流Ia为与第一电压差和第二电压差两个电压差相应的电流值。
另外，差动电路1中，第一输出部根据电流Ib和第一输出电流Ie而输出与第一电压差相应的第一输出信号，所述电流Ib是根据第一电压差而流过MOS晶体管M138的漏极的电流，作为该第一输出部而具有输出第一输出电压的第一输出端子134。MOS晶体管M138的漏极同MOS晶体管M137的漏极相连接的节点与该第一输出端子134连接。
此外，差动电路1中，第二输出部根据电流Ic和第二输出电流If而输出与第二电压差相应的第二输出信号，所述电流Ic是根据第二电压差而流过MOS晶体管M144的漏极的电流，作为该第二输出部而具有输出第二输出电压的第二输出端子135。MOS晶体管M144的漏极同MOS晶体管M143的漏极相连接的节点与该第二输出端子135连接。
在差动电路1用作比较器112的情况下，第一输出端子134相当于比较器112的第一输出端子，第二输出端子135相当于比较器112的第二输出端子。
因此，根据图5的差动电路1的结构，能够将图1的比较器102的反相输入端子部与比较器103的反相输入端子部归于一个电路共有部137。这样，能够将2输入1输出的两个比较器归为3输入2输出的一个比较器，因此能够容易地实现使用元件削减而达成的小面积化。
图6是作为能够用作比较器112使用的差动电路的一例的差动电路2的结构图。对于与图5的差动电路1相同的结构，省略或简化其说明。差动电路2中，与图5的差动电路1一样，作为第一输入部而具有MOS晶体管M138，作为第二输入部而具有MOS晶体管M144，作为两个差动对共有的基准电压输入部而具有MOS晶体管M133，作为两个差动对的驱动源而具有MOS晶体管M135。
另外，差动电路2具有根据流向MOS晶体管M133的漏极的电流Ia来生成第一输出电流Ie和第二输出电流If的电流镜电路。该电流镜电路具有：由MOS晶体管M132、M131构成的第一电流镜电路；以及由MOS晶体管M134、M141、M146构成的第二电流镜电路。第一电流镜电路以预定的电流比生成与电流Ia相应的电流Id，第二电流镜电路以预定的电流比生成与电流Id相应的第一输出电流Ie和第二输出电流If。其中的预定的电流比可以是1：1。电流Id是从MOS晶体管M131的漏极流出的电流，第一输出电流Ie是流向MOS晶体管M141的漏极的电流，第二输出电流If是流向MOS晶体管M146的漏极的电流。
MOS晶体管M132、M131的源极连接于电源Vdd。MOS晶体管M132的漏极连接于MOS晶体管M133的漏极。作为第一电流镜电路的输出部的MOS晶体管M131的漏极与作为第二电流镜电路的输入部的MOS晶体管M134的漏极连接。MOS晶体管M134、M141、M146的源极连接于电源Vss。
另外，差动电路2中，作为第一输出部而具有由MOS晶体管M136、M137构成的第三电流镜电路和第一输出端子134。第三电流镜电路生成根据电流Ib而流过的电流Ig。电流Ig是从MOS晶体管M137的漏极流出并根据电流Ib而以预定的电流比流过的电流。该预定的电流比可以是1：1。MOS晶体管M137的漏极同MOS晶体管M141的漏极相连接的节点与第一输出端子134连接。
另外，差动电路2中，作为第二输出部而具有由MOS晶体管M142、M143构成的第四电流镜电路和第二输出端子135。第四电流镜电路生成根据电流Ic而流过的电流Ih。电流Ih是从MOS晶体管M143的漏极流出并根据电流Ic而以预定的电流比流过的电流。该预定的电流比可以是1：1。MOS晶体管M143的漏极同MOS晶体管M146的漏极相连接的节点与第二输出端子135连接。
因此，根据图6的差动电路2的结构，能够将图1的比较器102的反相输入端子部与比较器103的反相输入端子部归于一个电路共有部138。这样，能够将2输入1输出的两个比较器归为3输入2输出的一个比较器，因此能够容易地实现使用元件削减而达成的小面积化。另外差动电路2中，由于构成差动对的一方的电路的MOS晶体管M138、M144没有构成于输出级，因此，能够使从输出端子134、135输出的电压的振幅为（Vss‑Vdd），与差动电路1相比能够增大其振幅。
<图3的振荡电路的动作>
当触发器114的Q端子输出为低电平时，MOS晶体管M111导通、MOS晶体管M112截止，从而电容器C111充电（图7（A）），同时，QB端子输出为高电平，MOS晶体管M113截止、MOS晶体管M114导通，从而电容器C112放电（图7（C））。然后，当电容器C111的电压超过基准电压Vth时，比较器112的第一输出端子的输出为高电平（图7（B）），触发器114被置位，Q端子输出为高电平，QB端子输出为低电平。
此时，MOS晶体管M111截止、MOS晶体管M112导通，电容器C111放电，同时，QB端子输出为低电平，MOS晶体管M113导通、MOS晶体管M114截止，从而电容器C112充电。然后，当电容器C112的电压超过基准电压Vth时，比较器112的第二输出端子的输出为高电平（图7（D）），触发器114被复位，Q端子的输出为低电平，QB端子输出为高电平。
这里，图7（E），图7（F）、图7（G）中示出了比较器112的工作电流。电流电路117稳定地流过值为I2的电流，电流电路116在电容器C111的电压a或者电容器C112的电压b位于基准电压Vth附近时流过与电流I2相加从而成为最大值为I1的锯齿状电流。具体来说在电容器C111的电压a处于MOS晶体管M124的阈值电压以上时，或者在电容器C112的电压b在MOS晶体管M125的阈值电压以上时，在电流电路116流过电流。比较器112在用低电平/高电平来切换输出值时需要较大的电流I1，而在不进行切换时只要流过较小的电流I2就能够维持内部状态。
另外，现有的是在比较器2、3中分别稳定地流过值为I1的电流，而在上述实施方式中能够削减如图7（E）、图7（F）中以斜线所示部分的电流。电流的削减量根据电流I2的值和流过电流I1的时间而浮动，但能够削减至不足现有的二分之一。并且，通过如电路共有部137或者138那样归纳构成元件，能够削减偏置电流，因此，与以往相比能够削减比较器112的全工作期间中的消耗电流（参照图7（G））。由此，流经比较器112的总电流成为如图7（G）所示，与以往相比能够大幅度削减斜线所示部分的电流。
<作为本发明的差动电路的第二实施例的差动运算放大电路的结构图>
图8是将本发明的差动电路用作运算放大器A1、A2的差动运算放大电路100的结构图。差动运算放大电路100是差动输入‑差动输出型的套筒式串叠运算放大电路（telescopic cascode operational amplification circuit），其集成于包含CMOS工艺的半导体集成电路。
差动运算放大电路100的特征在于，具备：
差动输入电路、多个串叠电路、增强所述多个串叠电路的输出阻抗的运算放大器，
所述运算放大器具备：
差动对，其由输入所述多个串叠电路各自的反馈电压的多个输入部以及输入所述反馈电压分别共用的参考（reference）电压的基准电压输入部构成；以及
输出电路，其针对所述多个串叠电路而分别设置输出所述多个串叠电路的控制电压的单端输出部，该输出电路将所述差动对中每个所述反馈电压同所述参考电压的比较结果作为所述多个串叠电路各自的控制电压而输出。
这里，所述第二输入部优选在所述单端输出部之间共同使用。
以下进行具体说明。
差动运算放大电路100具有P沟道型的差动输入电路14、以及与差动输入电路14连接的差动输出电路16。
差动输入电路14具备：由晶体管M1和M2构成的偏置电流源；以及由一对晶体管M3和M4构成的差动输入对。偏置电流源与输入正极侧电源电压VDD的端子连接，向由晶体管M3和M4构成的差动输入对供给偏置电流。晶体管M1的栅极与输入偏置电压VB1的端子34连接。另一方面，有晶体管M3和M4构成的差动输入对与差动运算放大电路100的差动输入端子22、24连接。晶体管M3的栅极与输入正输入电压VINP的差动输入端子24连接，晶体管M4的栅极与输入负输入电压VINN的差动输入端子22连接。晶体管M3的漏极与运算放大器A2的第一反相输入端子连接，晶体管M4的漏极与运算放大器A2的第二反相输入端子连接。晶体管M3和M4的源极彼此连接，并与由晶体管M1和M2构成的偏置电流源连接。
差动输出电路16具备：P沟道型的PMOS串叠电流源20，其连接在输入正极侧电源电压VDD的端子与差动运算放大电路100的一对差动输出端子28、28之间；以及N沟道型的NMOS串叠电流源18，其连接在输入负极侧电源电压VSS的端子与差动运算放大电路100的一对差动输出端子26、28之间。PMOS串叠电流源20和NMOS串叠电流源18分别具有多个串叠电路，所述多个串叠电路分别由串叠连接的多个串叠元件构成。PMOS串叠电流源20具备：由晶体管M5和M8构成的第一串叠电路（M5、M8）；以及由晶体管M6和M7构成的第二串叠电路（M6、M7），NMOS串叠电流源18具备：由晶体管M10和M11构成的第三串叠电路（M10、M11）；以及由晶体管M9和M12构成的第四串叠电路（M9、M12）。
第一串叠电路（M5、M8）连接在输入正极侧电源电压VDD的端子与差动运算放大电路100的差动输出端子26之间。第一串叠电路（M5、M8）在图示结构的情况下为偏置电流源（M1、M2）的镜像电路（mirror circuit）。即，晶体管M5的栅极与晶体管M1的栅极连接，晶体管M5的源极与正极侧电源电压VDD连接，晶体管M5的漏极与晶体管M8的源极连接。不限于图示的结构，晶体管M1与晶体管M5之间的偏置也可以分离。晶体管M8的栅极相当于第一串叠电路（M5、M8）的控制节点38，晶体管M5与M8的连接点相当于第一串叠电路（M5、M8）的反馈节点36。控制节点38与PMOS串叠电流源20内的运算放大器A1的第一正侧输出端子连接，反馈节点36与运算放大器A1的第一反相输入端子连接。
第二串叠电路（M6、M7）连接在输入正极侧电源电压VDD的端子与差动运算放大电路100的差动输出端子28之间。第二串叠电路（M6、M7）在图示结构的情况下为偏置电流源（M1、M2）的镜像电路。即，晶体管M6的栅极与晶体管M1的栅极连接，晶体管M6的源极与正极侧电源电压VDD连接，晶体管M6的漏极与晶体管M7的源极连接。不限于图示的结构，晶体管M1与晶体管M6之间的偏置也可以分离。晶体管M7的栅极相当于第二串叠电路（M6、M7）的控制节点42，晶体管M6与M7的连接点相当于第二串叠电路（M6、M7）的反馈节点4。控制节点42与PMOS串叠电流源20内的运算放大器A1的第二正侧输出端子连接，反馈节点40与运算放大器A1的第二反相输入端子连接。
另外，参考电压VB2经端子56而供给到运算放大器A1的非反相输入端子。参考电压VB2是与反馈节点36和40两者的电压进行比较的偏置电压。
第三串叠电路（M10、M11）连接在输入负极侧电源电压VSS的端子与差动运算放大电路100的差动输出端子26之间。晶体管M11的漏极与晶体管M3的漏极以及晶体管M10的源极连接，向晶体管M11的栅极‑源极间，供给偏置电压VB3，该偏置电压VB3用于流过将来自偏置电流源（M1、M2）的恒流被差动输入对（M3、M4）分割成一半而得到的电流、与从第一串叠电路（M5、M8）供给的恒流合起来的电流。晶体管M10的栅极相当于第三串叠电路（M10、M11）的控制节点50，晶体管M10与M11的连接点相当于第三串叠电路（M10、M11）的反馈节点48。控制节点50与NMOS串叠电流源18内的运算放大器A2的第一正侧输出端子连接，反馈节点48与运算放大器A2的第一反相输入端子连接。
第四串叠电路（M9、M12）连接在输入负极侧电源电压VSS的端子与差动运算放大电路100的差动输出端子28之间。晶体管M12的漏极与晶体管M4的漏极以及晶体管M9的源极连接，向晶体管M12的栅极‑源极间，供给偏置电压VB3，该偏置电压VB3用于流过将来自偏置电流源（M1、M2）的恒流被差动输入对（M3、M4）分割成一半而得到的电流、与从第二串叠电路（M6、M7）供给的恒流合起来的电流。晶体管M9的栅极相当于第四串叠电路（M9、M12）控制节点54，晶体管M9与M12的连接点相当于第四串叠电路（M9、M12）的反馈节点52。控制节点54与NMOS串叠电流源18内的运算放大器A2的第二正侧输出端子连接，反馈节点52与运算放大器A2的第二反相输入端子连接。
另外，参考电压VB5经端子58而输入到运算放大器A2的非反相输入端子。参考电压VB5是与反馈节点48和52两者的电压进行比较的偏置电压。
另外，差动运算放大电路不限于图8的方式。图9是将本发明的差动电路用作运算放大器A1、A2的差动运算放大电路200的结构图。差动运算放大电路200是差动输入‑单端输出型的折叠式（folded）运算放大电路，其集成于包含CMOS工艺的半导体集成电路。在图9的结构中，对于与图8的结构相同的结构省略说明。
在图9中，通过将晶体管M8与M10的连接点连接于晶体管M5的栅极来构成电流镜电路，所以晶体管M1的栅极与晶体管M5和M6的栅极不连接。
图10是能够作为图8、图9所示的运算放大器A1使用的差动电路的一例的结构图。对图8、图9同图10的对应关系进行说明，从第一串叠电路（M5、M8）经反馈节点36供给到运算放大器A1的第一反相输入端子的反馈电压，相当于输入到晶体管M72的栅极的第一反馈输入电压VINN1。从第二串叠电路（M6、M7）经反馈节点40供给到运算放大器A1的第二反相输入端子的反馈电压，相当于输入到晶体管M73的栅极的第二反馈输入电压VINN2。供给到运算放大器A1的非反相输入端子的参考电压VB2相当于输入到晶体管M71的栅极的参考输入电压VINP。从运算放大器A1的第一正侧输出端子供给到第一串叠电路（M5、M8）的控制节点38的控制电压，相当于从晶体管M32与M62的连接点输出的第一控制输出电压VOUT1。从运算放大器A1的第二正侧输出端子供给到第二串叠电路（M6、M7）的控制节点42的控制电压，相当于从晶体管M33与M63的连接点输出的第二控制输出电压VOUT2。
图10所示的运算放大器A1具有N沟道型的NMOS差动对，该NMOS差动对由输入反馈输入电压VINN1的第一输入部、输入反馈输入电压VINN2的第二输入部、以及输入参考输入电压VINP的基准电压输入部构成。第一输入部由晶体管M72构成，第二输入部由晶体管M73构成。基准电压输入部由晶体管M71与晶体管M21、M31、M61、M41构成。该NMOS差动对与通过晶体管M50和M51构成为串叠型的偏置电流源连接。
而且，运算放大器A1具备：第一单端输出部，其用于输出对流经第一串叠电路（M5、M8）的电流进行控制的第一控制输出电压VOUT1；以及第二单端输出部，其用于输出对流经第二串叠电路（M6、M7）的电流进行控制的第二控制输出电压VOUT2。
第一单端输出部由晶体管M22、M32、M62、M42构成。从第一单端输出部输出的第一控制输出电压VOUT1是利用由晶体管M22、M32、M62、M42构成的第一低压串叠型NMOS电流镜对参考输入电压VINP与第一反馈输入电压VINN1的差电压进行放大而得到的电压。第一低压串叠型NMOS电流镜与由晶体管M21、M22、M31、M32构成的第一PMOS偏置电流源连接。
第二单端输出部由晶体管M23、M33、M63、M43构成。从第二单端输出部输出的第二控制输出电压VOUT2是利用由晶体管M61、M63、M41、M43构成的第二低压串叠型NMOS电流镜对参考输入电压VINP与第二反馈输入电压VINN2的差电压进行放大而得到的电压。第二低压串叠型NMOS电流镜与由晶体管M21、M23、M31、M33构成的第一PMOS偏置电流源连接。
第一低压串叠型NMOS电流镜根据电流In生成第一输出电流Io，所述电流In根据流入基准电压输入部的晶体管M71的漏极的电流Ii而变化。第二低压串叠型NMOS电流镜，根据随着流入基准电压输入部的晶体管M71的漏极的电流Ii而变化的电流In，来生成第二输出电流Ip。
电流Ii的电流值根据第一电压差以及第二电压差中的至少一个电压差而变化，所述第一电压差是输入到晶体管M72的栅极的电压同输入到晶体管M71的栅极的电压之间的电压差，所述第二电压差是输入到晶体管M73的栅极的电压与输入到晶体管M71的栅极的电压之间的电压差。若没有第一电压差而有第二电压差，则电流Ii为与第二电压差相应的电流值，若没有第二电压差而有第一电压差，则电流Ii为与第一电压差相应的电流值，若第一电压差和第二电压差都存在，则电流Ii为与第一电压差和第二电压差两个电压差相应的电流值。
电流In是从基准电压输入部的晶体管M31的漏极流出的电流。第一输出电流Io是电流值与电流In相等的、流入晶体管M62的漏极的电流。第二输出电流Ip是电流值与电流In相等的、流入晶体管M63的漏极的电流。
而且，运算放大器A1根据电流Is和第一输出电流Io而输出第一控制输出电压VOUT1，电流Is的电流值根据流向晶体管M72的漏极的电流Ij而变化。电流Ij的电流值根据输入到晶体管M72的栅极的电压同输入到晶体管M71的栅极的电压之间的第一电压差而变化。电流Is是从晶体管M32的漏极流出的电流。
另外，运算放大器A1根据电流It和第二输出电流Ip而算出第二控制输出电压VOUT2，所述电流It的电流值根据流入晶体管M73的漏极的电流Ik而变化。电流Ik的电流值根据输入到晶体管M73的栅极的电压同输入到晶体管M71的栅极的电压之间的第二电压差而变化。电流It是从晶体管M33的漏极流出的电流。
因此，根据用作运算放大器A1的图10的差动电路的结构，能够将现有的两个运算放大器各自的基准电压输入端子部归于一个电路共有部139。这样，能够将2输入1输出的两个运算放大器归于3输入2输出的一个运算放大器，因此能够容易地实现使用元件削减所达成的小面积化。
图11是能够作为图8、9所示的运算放大器A2使用的差动电路的一例的结构图。图11的结构由于是将图10的结构翻转，因此省略其详细的说明。即，关于图10的运算放大器A1的差动对，由于与该差动对连接的串叠电路是P沟道型的，因此该差动对是N沟道型的，而关于图11的运算放大器A2的差动对，与该差动对连接的串叠电路是N沟道型的，因此该差动对是P沟道型的。对于单端输出部也是同样的。
另外，在作为运算放大器A2使用的图11的差动电路的结构中，与图10的差动电路的结构同样地，能够将两个运算放大器各自的基准电压输入端子部归于一个电路共有部140，因此能够容易地实现使用元件削减达成的小面积化。
图12是生成施加于各图所示的晶体管M*以及运算放大器A1、A2的一定的偏置电压VB*的偏置电路的一例。偏置电路的结构不限于本例。图12的偏置电路具有：生成偏置电流的前级电流镜部；以及生成各偏置电压VB*的后级电流镜部。通过构成为图示的结构，能够生成具有以下大小关系的多个偏置电压VB：VB5<VB3（VB8）<VB4（VB9），以及VB1（VB7）<VB0（VB6）<VB2。
因此，当对各部施加这样生成的各偏置电压VB*时，通过图8、图9的运算放大器A1的负反馈，反馈节点36与40的两电压调整成与共用的参考电压VB2大致相等。其结果是，能够通过运算放大器A1的增益，将第一串叠电路（M5、M8）以及第二串叠电路（M6、M7）的输出阻抗增强。对于运算放大器A2也是一样的。
另外，如图10、11所示，运算放大器A1、A2不是差动输出型，而是差动输入‑单端输出型的运算放大器的结构，因此，不需要现有技术中所需要的共模反馈电路（common mode feedback circuit）。即，如果是运算放大器A1的情况，被反馈控制成参考电压VB2与反馈节点36、40的电压为相同的电压，因此，即使在运算放大器A1的输出侧不设置新的电路，仅通过调整输入侧的参考电压VB2，就能够将控制节点38维持在稳定的电压。对于运算放大器A2的情况也是一样的。
另外，运算放大器A1、A2中，输入参考电压VINP的基准电压输入部（M71、M21、M31、M61、M41）归于在第一单端输出部与第二单端输出部之间共同使用的一个电路，因此，与输入参考输入电压VINP的输入部针对每个输出部而存在多个的结构相比，能够抑制电路面积和消耗电流。
另外，在使运算放大电路低压工作时，工作电压余量（margin）减小，因此，在增强串叠电路的输出阻抗的差动输出型的运算放大器中所使用的共模反馈电路要求精度比较高的共模反馈控制，以避免击溃晶体管M5、M6、M11、M12的漏极‑源极间电压使得串叠电路的输出阻抗降低。与此相对，在单端输出的运算放大器A1、A2的情况下，以偏移（offset）误差程度的精度确定反馈节点36、40、48、52的电位，因此无需充分确保低压工作时的工作电压余量，因此能够使运算放大器以更低的电源电压进行工作。
以上，对本发明的实施例进行了详细说明，但是本发明不限于上述的实施例，在不脱离本发明的范围的情况下能够对上述实施例加以各种变形和置换。
例如，在图11中，也可以构成为，使晶体管M21的栅极与晶体管M31的漏极之间不连接并对晶体管M21、M22、M23的栅极施加偏置电压VB6，并且将晶体管M41的栅极与晶体管M61（M31）的漏极之间连接并且不施加偏置电压VB9。
而且，运算放大器的结构并不限于图10、图11所示的3输入2输出，也可以是N+1输入N输出（N为2以上的整数）。图13是能够作为5输入4输出的运算放大器A1‑1使用的差动电路的一例的结构图。对图10的运算放大器A1的结构进行了扩展的运算放大器A1‑1，基于对应于四个反馈输入电压VINN1～VINN4和一个参考输入电压VINP而流过的电流Ii～Iv，来输出四个控制输出电压VOUT1～VOUT4。即，在希望使输出阻抗增大的串叠电路的个数为3以上的情况下，在现有技术中是很难应对的，而在本发明中，输入反馈电压的第一输入部的个数和单端输出部的个数可以增减成与串叠电路的数量相等，因此容易应对。
另外，在图13中，也可以构成为，使晶体管M41的栅极与晶体管M61的漏极之间不连接并对晶体管M41～M45的栅极施加偏置电压VB9，并且将晶体管M21的栅极与晶体管M31（M61）的漏极之间连接并且不施加偏置电压VB6。
在差动对为N沟道型的情况下，可以将N沟道型MOS晶体管的串叠元件的一部分或者全部删除，在差动对为P沟道的情况下，可以将P沟道型MOS晶体管的串叠元件的一部分或者全部删除。例如，在图13中，偏置电压VB10被施加于晶体管M50以及晶体管M61～65，但是也可以仅施加于晶体管M50，而将M61～65删除，也可以将晶体管M50删除而仅施加于晶体管M61～65。另外，也可以删除晶体管M50以及M61～65。
在想要提升增益（gain boost）的运算放大电路有多个的情况下，可以在所述多个运算放大电路之间共同使用本发明的运算放大器。图14A、14B、14C、14D是两个运算放大电路100‑1、200‑1共同使用了本发明的运算放大器A1‑1、A2‑1的结构图。为了附图布图的方便，将一个电路结构分成了图14A、14B、14C、14D四张图。例如，运算放大器A1‑1的内部结构相当于图13的结构，运算放大器A2‑1的内部结构相当于将图13的结构翻转的结构。即，与图10和图11的上述的翻转关系一样，运算放大器A2‑1的差动对相当于将图13的运算放大器A1‑1的差动对变更为P沟道型的结构。
另外，在想要提升增益的串叠电路有多个的情况下，也可以在所述多个串叠电路之间共同使用本发明的运算放大器。图15A、15B是在四个串叠电流源使用了将图13的结构翻转的运算放大器A2‑1翻转结构图。为了附图布图的方便，将一个电路结构分成了图15A、15B两张图。
作为增益提升以外的用途，根据本发明的差动电路，能够将以相同的参考电压基准工作的多个运算放大电路归为一个。例如，能够将图16A的两个运算放大电路201在电阻负载的情况下归为追加了输出缓冲器的一个运算放大电路（参照图16B），在具有电容负载的滤波电路的情况下，能够归于没有输出缓冲器的一个运算放大电路（参照图16C）。另外，例如能够将图16D的两个RC型积分器202归于一个运算放大电路（按照图16E）。
另外，运算放大电路不需要限定为折叠串叠型，可以将本发明的差动电路应用于图17所例示的套筒式串叠运算放大电路，也可以应用于由差动对和电流镜构成的图18所例示的运算放大电路。
本国际申请主张基于2010年9月15日提出的日本专利申请第2010‑207235号的优先权，并将日本专利申请第2010‑207235号的全部内容引用到本国际申请中。
符号说明
1、2：差动电路
14：差动输入电路
16：差动输出电路
18：NMOS串叠电流源
20：PMOS串叠电流源
22、24：差动输入端子
26、28：差动输出端子
36、40、48、52：反馈节点
38、42、50、54：控制节点
80：电流源
100、200：差动运算放大电路
112：比较器
114：RS触发器
115：恒压电路
116、117：电流电路
120、121：延迟电路
124、125；控制端子
131、132、133：输入端子
134、135：输出端子
136：电流可变部
137、138、139、140：电路共有部
201：一对运算放大电路
202：一对RC型积分器
A1、A2：运算放大器（提升放大器）
C*：电容器（电容）
M*：MOSFET
VB*：偏置电压
*：数字