静电保护电路.pdf

本发明描述了静电保护电路。根据一个实施例，静电保护电路包括第一触发电路和第二触发电路，其中所述第一触发电路连接在第一电源端子与第二电源端子之间。所述电路包括第一缓冲电路和第二缓冲电路，其中所述第一缓冲电路响应于所述第一触发电路的触发信号而输出驱动信号，所述第二缓冲电路响应于所述第二触发电路的触发信号而输出驱动信号。分路包括串联连接在第一电源端子与第二电源端子之间的第一开关电路和第二开关电路。所述第一开关电路的导通由所述第一缓冲电路的驱动信号控制，并且所述第二开关电路的导通由所述第二缓冲电路的驱动信号控制。

权利要求书1.  一种静电保护电路，包括：第一触发电路，所述第一触发电路连接在第一电源端子与第二电源端子之间，并且被配置为输出第一触发信号；第二触发电路，所述第二触发电路与所述第一触发电路并联连接在所述第一电源端子与所述第二电源端子之间，并且所述第二触发电路被配置为输出第二触发信号；第一缓冲电路，所述第一缓冲电路被配置为响应于所述第一触发信号而输出第一驱动信号；第二缓冲电路，所述第二缓冲电路被配置为响应于所述第二触发信号而输出第二驱动信号；以及第一开关电路和第二开关电路，所述第一开关电路和所述第二开关电路串联连接在所述第一电源端子与所述第二电源端子之间，其中，所述第一开关电路的导通状态由所述第一驱动信号控制，并且所述第二开关电路的导通状态由所述第二驱动信号控制。2.  根据权利要求1所述的静电保护电路，其中，当将预定的电源电压施加在所述第一电源端子与所述第二电源端子之间时，所述第一缓冲电路输出使所述第一开关电路关断的信号，并且所述第二缓冲电路输出使所述第二开关电路导通的信号。3.  根据权利要求1所述的静电保护电路，其中，所述第一触发电路和所述第二触发电路均包括串联连接的电阻器和电容器，并且所述第一触发电路的时间常数大于所述第二触发电路的时间常数。4.  根据权利要求1所述的静电保护电路，还包括：保持单元，所述保持单元在预定的时间内保持所述第二触发信号的电平。5.  根据权利要求4所述的静电保护电路，其中，所述第二缓冲电路包括第一反相器，并且所述保持单元包括与所述第一反相器反向并联连接的第二反相器。6.  根据权利要求4所述的静电保护电路，其中，由所述第一触发信号对所述保持单元进行复位。7.  根据权利要求1所述的静电保护电路，其中，所述第一开关电路包括NMOS晶体管，所述NMOS晶体管的源极连接到所述第二电源端子，并且所述第二开关电路包括PMOS晶体管，所述PMOS晶体管的源极连接到所述第一电源端子，并且所述PMOS晶体管的漏极连接到所述NMOS晶体管的漏极。8.  根据权利要求1所述的静电保护电路，其中，所述第一开关和所述第二开关中的至少其中之一是双极型晶体管。9.  根据权利要求1所述的静电保护电路，其中，所述第一开关和所述第二开关中的至少其中之一是金属氧化物半导体场效应管。10.  根据权利要求1所述的静电保护电路，其中，所述第一缓冲电路包括多个串联连接的CMOS反相器。11.  根据权利要求1所述的静电保护电路，其中，所述第一开关包括NMOS晶体管，所述NMOS晶体管的源极电极和背栅极电极均连接到所述第二电源端子，并且所述NMOS晶体管的栅极电极连接到所述第一缓冲电路，并且所述第二开关包括PMOS晶体管，所述PMOS晶体管的源极电极和背栅极电极均连接到所述第一电源端子，所述PMOS晶体管的栅极电极连接到所述第二缓冲电路，并且所述PMOS晶体管的漏极电极连接到包括在所 述第一开关中的所述NMOS晶体管的漏极电极。12.  一种静电保护电路，包括：第一开关和第二开关，所述第一开关和所述第二开关串联连接在两个节点之间；第一触发电路和第二触发电路，所述第一触发电路和所述第二触发电路被配置为分别控制所述第一开关和所述第二开关，以在ESD事件发生时，在所述两个节点之间提供闭合的电路路径，并且在其它情况下保持断开的电路路径。13.  根据权利要求12所述的静电保护电路，其中，所述第一触发电路具有第一时间常数，并且所述第二触发电路具有第二时间常数，所述第一时间常数与由ESD事件所引起的预期的电压上升相对应，所述第二时间常数小于所述第一时间常数。14.  根据权利要求12所述的静电保护电路，其中，所述第一开关通常是关断的，并且所述第二开关通常是导通的，并且当发生所述ESD事件时，所述第一触发电路使所述第一开关闭合。15.  根据权利要求12所述的静电保护电路，其中，所述第一开关通常是关断的，并且所述第二开关通常是导通的，并且当发生除了所述ESD事件以外的电源电压变化事件时，所述第二触发电路使所述第二开关断开。16.  根据权利要求12所述的静电保护电路，其中，所述第一开关通常是关断的，并且所述第二开关通常是导通的，并且在发生除了所述ESD事件以外的电源电压变化事件后，所述第二触发电路使所述第二开关断开预定的时间。17.  根据权利要求12所述的静电保护电路，还包括：第一缓冲电路，所述第一缓冲电路在所述第一触发电路与所述第一开关之间；以及第二缓冲电路，所述第二缓冲电路在所述第二触发电路与所述第二开关之间。18.  一种用于保护电路的方法，所述方法包括：根据第一时间常数来产生第一触发信号；根据第二时间常数来产生第二触发信号，所述第二时间常数比所述第一时间常数短；并且当事件的持续时间与所述第一时间常数大约是相同的时间时，基于所述第一触发信号和所述第二触发信号来闭合电路路径；以及在其它情况下保持所述电路路径处于断开状态。19.  根据权利要求18所述的方法，其中，将所述第一时间常数设置为与ESD事件的持续时间相对应。20.  根据权利要求18所述的方法，其中，将所述第二时间常数设置为与对应于电源启动的电源电压变化的持续时间相对应。

说明书静电保护电路
相关申请的交叉引用
本申请基于2014年2月10日提交的日本专利申请No.2014-023440，并要求其优先权的权益，通过引用将该日本专利申请的全部内容并入本文中。
技术领域
本文中所描述的实施例总体上涉及静电保护电路。
背景技术
近来，已经对关于静电放电(ESD)的保护电路提出了各种建议。ESD表示从带电荷的人或机器向半导体器件的放电，或者从带电荷的半导体向地电势的放电，等等。对于半导体器件，如果发生了ESD，则来自半导体器件的端子的大量电荷变成流入半导体器件的电流。电荷在半导体器件内部产生高电压，从而导致内部元件的绝缘击穿或者半导体器件的故障。
作为静电保护电路的代表性示例，存在具有触发电路的RC触发(RCT)的MOS电路，所述触发电路配置有连接在电源端子之间的电阻器和电容器的串联电路，其中，通过将电阻器和电容器的公共节点处的电压用作触发信号来驱动用于放电的MOS晶体管。由于用于放电的MOS晶体管的导通时间由触发电路的时间常数来确定，因而设置所述时间常数，以便充分地对ESD电涌进行放电。然而，如果时间常数较大，则当电源启动时，触发电路对由于内部电路的操作所引起的电源电压的变化或者电源电压的波动做出响应，并且存在以下可能性，即尽管没有ESD电涌，但是用于放电的MOS晶体管也可能无意地进行操作。如果在电源启动时用于放电的MOS晶体管无意地进行操作，则存在以下情况：电源电压没有充分启动，并且出现内部电路的运行故障。另外，触发电路对电源电压的波动做出响应，并且因此，当用于放电的MOS晶体管长时间导通时，担心的是出现用于放 电的MOS晶体管自身发生击穿的情形。
发明内容
本文中所描述的实施例提供了静电保护电路，其抑制了无意的操作，并且执行对ESD电涌的充分放电。
实施例提供了静电保护电路，其包括：第一触发电路，所述第一触发电路连接在第一电源端子与第二电源端子之间，并且被配置为输出第一触发信号；
第二触发电路，所述第二触发电路与第一触发电路并联连接在第一电源端子与第二电源端子之间，并且所述第二触发电路被配置为输出第二触发信号；
第一缓冲电路，所述第一缓冲电路被配置为响应于第一触发信号而输出第一驱动信号；
第二缓冲电路，所述第二缓冲电路被配置为响应于第二触发信号而输出第二驱动信号；以及
第一开关电路和第二开关电路，所述第一开关电路和第二开关电路串联连接在第一电源端子与第二电源端子之间，
其中，第一开关电路的导通状态由第一驱动信号控制，并且第二开关电路的导通状态由第二驱动信号控制。
此外，实施例提供了静电保护电路，其包括：
第一开关和第二开关，所述第一开关和第二开关串联连接在两个节点之间，
第一触发电路和第二触发电路，所述第一触发电路和第二触发电路被配置为分别控制第一开关和第二开关，以在ESD事件发生时，在两个节点之间提供闭合的电路路径，并且在其它情况下保持断开的电路路径。
此外，实施例提供了用于保护电路的方法，所述方法包括：
根据第一时间常数产生第一触发信号；
根据第二时间常数产生第二触发信号，第二时间常数比第一时间常数短；以及
当事件的持续时间与第一时间常数大约是相同的时间时，基于第一触 发信号和第二触发信号来闭合电路路径；以及
在其它情况下，保持电路路径处于断开状态。
根据实施例，提供了静电保护电路，其抑制了无意的操作，并且执行对ESD电涌的充分放电。
附图说明
图1是示出根据第一实施例的静电保护电路的示意图。
图2是示出根据第二实施例的静电保护电路的示意图。
图3是示出根据第三实施例的静电保护电路的示意图。
具体实施方式
实施例提供了静电保护电路，其可以防止无意的操作并且充分地对ESD电涌进行放电。
总体而言，根据一个实施例，静电保护电路包括第一电源端子和第二电源端子。电路包括连接在第一电源端子与第二电源端子之间的第一触发电路、和与第一触发电路并联连接在第一电源端子与第二电源端子之间的第二触发电路。电路包括响应于第一触发电路的触发信号而输出驱动信号的第一缓冲电路、和响应于第二触发电路的触发信号而输出驱动信号的第二缓冲电路。电路包括分路，所述分路包括串联连接在第一电源端子与第二电源端子之间的第一开关电路和第二开关电路。第一开关电路的导通由第一缓冲电路的驱动信号控制，并且第二开关电路的导通由第二缓冲电路的驱动信号控制。
参考附图来详细描述根据示例性实施例的静电保护电路。另外，实施例不限于此。
(第一实施例)
图1是示出根据第一实施例的静电保护电路的示意图。根据实施例的静电保护电路包括连接在第一电源端子1与第二电源端子2之间的第一触发电路3。将第一触发电路3的触发信号提供给第一缓冲电路4。第一缓冲电路4将来自第一触发电路3的触发信号放大，并且将放大的触发信号提供给第一开关电路5。第一开关电路5的导通由来自第一缓冲电路4的驱动 信号控制。
第二触发电路6与第一触发电路3一起并联连接在第一电源端子1与第二电源端子2之间。将第二触发电路6的触发信号提供给第二缓冲电路7。第二缓冲电路7将来自第二触发电路6的触发信号放大，并且将放大的触发信号提供给第二开关电路8。第二开关电路8的导通由来自第二缓冲电路7的驱动信号控制。第一开关电路5和第二开关电路8的主要电流路径串联连接在第一电源端子1与第二电源端子2之间，并且构成了分路9。内部电路连接在第一电源端子1与第二电源端子2之间，但是被省略了。
将预定的电压施加在第一电源端子1与第二电源端子2之间，并且在内部电路(未示出)正常运行的正常状态下，将使得第一开关电路5切换到断开状态的驱动信号从第一缓冲电路4提供给第一开关电路5。相反，将使得第二开关电路8切换到导通状态的驱动信号从第二缓冲电路7提供给第二开关电路8。由于构成分路9的第一开关电路5断开，所以在将预定的电压施加在第一电源端子1与第二电源端子2之间的正常状态下，分路9处于断开状态。
当ESD电涌施加在第一电源端子1与第二电源端子2之间时，第一触发电路3响应于ESD电涌而将触发信号提供给第一缓冲电路4。第一缓冲电路4将触发信号放大，并且将驱动信号提供给第一开关电路5。开关电路5响应于第一缓冲电路4的驱动信号而导通。将第二触发电路6设置为对ESD电涌不做出响应，并且第二开关电路8保持为导通状态。因此，对于ESD电涌，分路9的第一开关电路5和第二开关电路8都进入导通状态，并且从而对ESD电涌进行放电。
存在第一电源端子1与第二电源端子2之间出现比ESD电涌更快启动的电压变化(电源电压变化事件)的情况。例如，存在这样一种情况，在这种情况中，当电源电压启动时，出现由于电荷泵(未示出)的操作而迅速启动的电源电压的变化。在这种情况下，第一触发电路3和第二触发电路6都对电源电压的变化做出响应。在第一触发电路3做出响应时，触发信号从第一触发电路3提供给第一缓冲电路4，并且驱动信号从第一缓冲电路4提供给第一开关电路5。作为结果，第一开关电路5导通。相反，在第二触发电路6做出响应时，触发信号从第二触发电路6提供给第二缓冲电 路7，并且驱动信号从第二缓冲电路7提供给第二开关电路8。作为结果，第二开关电路8进入断开状态。即，在正常状态下处于导通状态的第二开关电路8接收第二缓冲电路7的驱动信号，并且进入断开状态。作为结果，当在第一电源端子1与第二电源端子2之间出现比ESD电涌更快启动的电压变化时，分路9进入断开状态。
根据本实施例，静电保护电路包括并联连接在第一电源端子1与第二电源端子2之间的两个触发电路3、6。因此，可以分别单独设置第一触发电路3和第二触发电路6的针对电源电压的变化等的响应特性。例如，可以将第一触发电路3设置为具有对ESD电涌和比ESD电涌更快启动的电源电压变化做出响应的特性。与之相比，可以将第二触发电路6设置为具有仅对比ESD电涌更快启动的电源电压变化等做出响应的特性。构成分路9的两个开关电路5和8的导通由缓冲电路4、7的驱动信号来控制，缓冲电路4、7放大并输出触发电路3、6中的每一个触发电路的触发信号。由于分路9仅在串联连接在一起的两个开关电路5、8导通时才进入导通状态，因而对于比ESD电涌更快启动的电源电压变化等，分路9可以被配置为不进行操作。即，对于电源电压启动时的电源电压的变化等，可以提供分路9不会无意地操作的静电保护电路。
(第二实施例)
图2是示出根据第二实施例的静电保护电路的示意图。相同的附图标记和符号附属于与上述实施例的构造元件相对应的构造元件。在本实施例中，第一触发电路3包括电阻器31和电容器32的串联电路。电阻器31和电容器32的公共节点33连接到第一缓冲电路4。第一缓冲电路4包括串联连接的三级反相器41、42、43。例如，反相器41、42、43中的每个反相器配置有CMOS反相器。第一缓冲电路4将来自第一触发电路3的触发信号放大，并且将驱动信号提供给第一开关电路5。第一开关电路5包括NMOS晶体管51。将来自第一缓冲电路4的驱动信号提供给NMOS晶体管51的栅极电极。NMOS晶体管51的源极电极和背栅极电极连接到第二电源端子2。
第二触发电路6包括电阻器61和电容器62的串联电路。电阻器61和电容器62的公共节点63连接到第二缓冲电路7。第二缓冲电路7包括串联 连接的两级反相器71、72。例如，反相器71、72中的每个反相器配置有CMOS反相器。第二缓冲电路7将来自第二触发电路6的触发信号放大，并且将驱动信号提供给第二开关电路8。第二开关电路8包括PMOS晶体管81。将来自第二缓冲电路7的驱动信号提供给PMOS晶体管81的栅极电极。PMOS晶体管81的源极电极和背栅极电极连接到第一电源端子1。
NMOS晶体管51的漏极电极连接到PMOS晶体管81的漏极电极。作为主要电流路径的NMOS晶体管51和PMOS晶体管81的源极-漏极电流路径串联连接在第一电源端子1与第二电源端子2之间，并且NMOS晶体管51和PMOS晶体管81构成了分路9。
例如，将配置有电阻器31和电容器32的RC电路的时间常数设置为满足ESD测试标准的值，电阻器31和电容器32构成了第一触发电路3。按照ESD人体起电模型(HBM定律：人体模型)执行测试，其中充电到100pF(皮法)的电荷经由1.5kΩ(千欧姆)的电阻器进行放电。因此，例如，考虑到作为ESD测试标准的由100pF的电容器和1.5kΩ的电阻器所设置的150nS(纳秒)的时间常数，将第一触发电路3的时间常数设置为1μS(微秒)，它是150nS的6到7倍的值。这足以对ESD电涌进行放电。例如，通过将电阻器31的值设置为1MΩ(兆欧姆)，并且通过将电容器32的值设置为1pF，时间常数被设置为1μS。
基于连接在第一电源端子1与第二电源端子2之间的内部电路(未示出)的电路操作速度，或者基于电源启动时的电荷泵(未示出)的电压启动速度来对配置有电阻器61和电容器62的RC电路的时间常数进行设置，电阻器61和电容器62构成了第二触发电路6。所述设置使得第二触发电路6能够对由内部电路的操作所引起的电源电压的变化做出响应，或者对电源启动时的电源电压的变化做出响应。通过使第二触发电路6对由内部电路的操作所引起的电源电压的变化、或者电源启动时的电源电压的变化做出响应，构成第二开关电路8的PMOS晶体管81关断，从而使分路9保持在断开状态。即，对于由内部电路的操作所引起的电源电压的变化、或者电源启动时的电源电压的变化，形成了在第一电源端子1与第二电源端子2之间不发生分流的构造。
例如，当电源启动时，利用电荷泵(未示出)启动电源电压的时间在 100pS(皮秒)的数量级上，例如，将第二触发电路6的时间常数设置为1nS(纳秒)。由于第二触发电路6的时间常数被设置为电源电压启动时的时间的大约10倍的值，所以第二触发电路6对电源启动时的电源电压的快速变化等做出响应。当第二触发电路6做出响应时，将高电平的驱动信号从第二缓冲电路7提供给PMOS晶体管81的栅极电极，并且将PMOS晶体管81切换为关断状态。即，分路9处于断开状态。
当ESD电涌施加在第一电源端子1与第二电源端子2之间时，第一触发电路3做出响应并且向第一缓冲电路4提供触发信号。将高电平驱动信号从第一缓冲电路4提供给NMOS晶体管51的栅极电极，并且NMOS晶体管51进入导通状态。相反，由于将第二触发电路6的时间常数设置为大约1nS的较小时间常数，因而对例如具有大约10nS的上升时间的ESD电涌不做出响应。因此，将低电平的驱动信号从第二缓冲电路7提供给PMOS晶体管81的栅极电极，并且PMOS晶体管81进入导通状态。因此，对于ESD电涌，构成第一开关电路5的NMOS晶体管51与构成第二开关电路8的PMOS晶体管81都进入导通状态，并且因此，第一电源端子1与第二电源端子2之间的分路9进入导通状态，从而对ESD电涌进行放电。
在将预定的电压施加在第一电源端子1与第二电源端子2之间的正常状态下，例如，在将高电势侧的电压VDD施加到第一电源端子1，将地电势VSS施加到第二电源端子2，并且内部电路(未示出)执行常规操作的正常状态下，高电平的信号从第一触发电路3的公共节点33提供给第一缓冲电路4。由于低电平的驱动信号从第一缓冲电路4提供给第一开关电路5的NMOS晶体管51的栅极电极，因此NMOS晶体管51处于关断状态。与之相比，低电平的信号从第二触发电路6的公共节点63提供给第二缓冲电路7，低电平的驱动信号提供给第二开关电路8的PMOS晶体管81的栅极电极，并且PMOS晶体管81处于导通状态。即，在将预定的电压施加在第一电源端子1与第二电源端子2之间的正常状态下，由于构成分路9的第一开关电路5处于断开状态，所以分路9处于断开状态。
根据本实施例，设置第一触发电路3和第二触发电路6的时间常数，并由此可以对ESD电涌进行放电，并且对于电源启动时比ESD电涌更快的电源电压变化，可以提供其中分路保持断开状态的静电保护电路。即，对 于电源启动时的电源电压的变化等，提供了其中分路9不会无意地操作的静电保护电路。另外，由于可以将第一触发电路3的时间常数设置为较大值，因而可以充分地对ESD电涌进行放电。例如，当将第一触发电路3与第二触发电路6的时间常数彼此比较时，相对于第一触发电路3的时间常数，将第二触发电路6的时间常数设置为大约1/1000倍的值。换言之，可以将第一触发电路3的时间常数设置为第二触发电路6的时间常数的大约1000倍的值。
(第三实施例)
图3是示出根据第三实施例的静电保护电路的示意图。相同的附图标记和符号附属于与上述实施例的构造元件相对应的构造元件，并省略了对它们的描述。本实施例包括保持单元10，该保持单元10在预定的时间内保持第二缓冲电路7的输入信号的电平。保持单元10包括反相器101，该反相器101与第二缓冲电路7的反相器71反向并联连接。例如，反相器101配置有CMOS反相器。构成了反馈电路，其中，如果公共节点63处的电势变为高电平，则将低电平的输出信号从反相器71提供给反相器电路101，并且将高电平的信号从反相器101提供给反相器71。通过反馈电路，将反相器71的输入端子的输入信号电平，即提供给第二缓冲电路7的触发信号的电平保持为高电平。配置有反相器71和反相器101的反馈电路构成了所谓的锁存器电路。保持单元10包括用于复位的NMOS晶体管102。NMOS晶体管102的栅极电极接收第一缓冲电路4的反相器41的输出。NMOS晶体管102的源极电极和背栅极电极连接到第二电源端子2，并且NMOS晶体管102的漏极电极连接到反相器101的输出端子。
如上所述，为了对电源启动时比ESD电涌更快的电源电压变化等做出响应，将第二触发电路6的时间常数设置为较小值。因此，第二触发电路6的公共节点63处的电势在短时间内变为高电平，但是由于短时间常数，电势迅速变为低电平。借助保持单元10，将第二缓冲电路7的输入信号的电平在预定的时间内保持为高电平，并由此高电平的驱动信号从第二缓冲电路7提供给第二开关电路8的PMOS晶体管81的栅极电极。作为结果，PMOS晶体管81保持关断，并且可以使分路9在预定的时间内保持断开状态。即，对于非ESD电涌的、电源启动时比ESD电涌更快的电源电压变化 等，保持了分路9不会无意地操作的状态。
在预定的时间之后，例如，在由第一触发电路3的时间常数所设置的1μS之后，将高电平的复位信号从第一缓冲电路4的第一级的反相器41提供给NMOS晶体管102，并且NMOS晶体管102导通。作为结果，第二缓冲电路7的第一级的反相器71的输入端子的输入信号的电平变为低电平，并且将低电平的驱动信号从第二缓冲电路7提供给PMOS晶体管81的栅极电极。因此，PMOS晶体管81回到导通状态。
根据本实施例，尽管将第二触发电路6的时间常数设置为较小值，但是通过保持单元10的操作，可以使构成第二开关电路8的PMOS晶体管81在预定的时间内保持在关断状态，并且因此避免了由于非ESD电涌的电源电压的迅速过渡变化等所引起的静电保护电路的无意的操作。
可以适当地改变构成第一开关电路5和第二开关电路8的MOS晶体管的导通类型。根据导通类型的变化，调整了构成第一缓冲电路4和第二缓冲电路7的反相器的数量。另外，第一缓冲电路和第二缓冲电路并不限于反相器。另外，可以使用双极型晶体管来构成第一开关电路5和第二开关电路8。当使用双极型晶体管时，由发射极-集电极电流路径形成主电流路径，并且由基极电极形成控制电极。此时，可以形成根据偏置关系来使用NPN晶体管代替NMOS晶体管的构造。
尽管已经对特定实施例进行了描述，但是这些实施例是仅作为示例来提供的，而并不是要对本发明的范围进行限制。事实上，可以采用各种其它形式来表达本文中所描述的新型实施例；此外，在不脱离本发明的精神的情况下，可以对本文中所描述的实施例的形式做出各种删减、替换和改变。所附权利要求及其等同物旨在涵盖落在本发明的范围和精神内的这些形式或修改。