双模串行链路时钟和数据恢复体系结构.pdf

一种用于生成本地时钟的系统，其可配置为利用转发时钟和数据流或者仅利用数据流来作为频率和相位基准。在一个实施例中，该系统包括锁相环，该锁相环可参考转发时钟或者参考利用采样器、跨越采样器和开关式鉴相器从接收到的数据形成的相位基准。该系统包括本地相位恢复环，该本地相位恢复环可以利用开关式鉴相器作为鉴相器的一部分以用于控制相位插值器，相位插值器的输出充当用于对接收到的数据进行钟控的本地时钟。

权利要求书1.  一种用于生成本地时钟的系统，该系统包括： 具有输入和输出的受控振荡器； 第一链路数据输入； 转发时钟输入；以及 具有第一输入、第二输入和输出的第一鉴相器；以及 第一相位恢复块，其具有时钟输入、连接到所述第一链路数据输入的数 据输入和以开关方式连接到所述受控振荡器的输入的输出； 所述第一鉴相器的第一输入连接到所述受控振荡器的输出， 所述第一鉴相器的第二输入连接到所述转发时钟输入，以及 所述第一鉴相器的输出以开关方式连接到所述受控振荡器。 2.  如权利要求1所述的系统，还包括电荷泵和模拟环路滤波器，所述电 荷泵和所述模拟环路滤波器级联连接在所述第一鉴相器的输出与所述受控振 荡器的输入之间。 3.  如权利要求1所述的系统，还包括第一相位插值器，该第一相位插值 器具有： 振荡器输入； 相位调整输入；以及 输出； 所述第一相位插值器的振荡器输入连接到所述受控振荡器的输出并且所 述第一相位插值器的输出连接到所述第一相位恢复块的时钟输入。 4.  如权利要求3所述的系统，还包括： 第二链路数据输入； 具有时钟输入、数据输入和输出的第二相位恢复块，该第二相位恢复块 的数据输入连接到所述第二链路数据输入； 具有振荡器输入、相位调整输入和输出的第二相位插值器； 所述第二相位恢复块的输出连接到所述第二相位插值器的相位调整输 入， 所述第二相位插值器的振荡器输入连接到所述受控振荡器的输出，并且 所述第二相位插值器的输出连接到所述第二相位恢复块的时钟输入。 5.  如权利要求3所述的系统，还包括具有输入和输出的分频器，该分频 器的输入连接到所述受控振荡器的输出并且该分频器的输出连接到所述第一 鉴相器的第一输入。 6.  如权利要求5所述的系统，其中，所述第一鉴相器是线性鉴相器，该 线性鉴相器包括生成与所述第一鉴相器的第一输入处的信号和所述第一鉴相 器的第二输入处的信号之间的相位差成比例的模拟输出信号的电路。 7.  如权利要求6所述的系统，其中，所述第一相位插值器包括： 在所述第一相位插值器的输出处生成如下信号的电路：该信号的相位与 所述第一相位插值器的振荡器输入处的信号的相位相差的量是与所述第一相 位插值器的相位调整输入处的信号相对应的量。 8.  如权利要求7所述的系统，还包括数字环路滤波器，该数字环路滤波 器包括： 输入； 输出；以及 在所述数字环路滤波器的输入处接收数字输入信号并且在所述环路滤波 器的输出处生成数字输出信号的电路。 9.  如权利要求8所述的系统，其中，所述第一相位恢复块包括： 第一采样器； 第二采样器； 所述第一相位恢复块的第一采样器和所述第一相位恢复块的第二采样 器中的每一个包括： 数据输入， 时钟输入，以及 输出；以及 包括第一输入、第二输入和输出的开关式鉴相器。 10.  如权利要求9所述的系统，其中： 所述第一采样器的时钟输入和所述第二采样器的时钟输入连接到所述第 一相位恢复块的时钟输入； 所述第一采样器的数据输入和所述第二采样器的数据输入连接到所述第 一相位恢复块的数据输入； 所述第一采样器的输出连接到所述开关式鉴相器的第一输入； 所述第二采样器的输出连接到所述开关式鉴相器的第二输入；以及 所述开关式鉴相器的输出连接到所述第一相位恢复块的输出。 11.  如权利要求3所述的系统，还包括在第一操作模式和第二操作模式 的跟踪阶段之间进行选择的控制逻辑电路，其中 在所述第一操作模式中，所述第一鉴相器的输出以使能连接来连接到所 述受控振荡器的输入，并且 在所述第二操作模式的跟踪阶段中，所述第一相位恢复块的输出以使能 连接来连接到所述受控振荡器的输入。 12.  如权利要求11所述的系统，其中，在所述第一操作模式中，所述第 一相位恢复块的输出以使能连接来连接到所述第一相位插值器的相位调整输 入。 13.  如权利要求11所述的系统，其中，所述控制逻辑电路还是在所述第 一操作模式、所述第二操作模式的跟踪阶段和所述第二操作模式的训练阶段 之间进行选择的电路，其中，在所述第二操作模式的训练阶段中，所述第一 鉴相器的输出以使能连接来连接到所述受控振荡器的输入，并且所述第一链 路数据输入以使能连接来连接到所述转发时钟输入。 14.  如权利要求13所述的系统，还包括发送器，该发送器包括在所述第 二操作模式的训练阶段中发送一和零的交替群组的图案的电路。 15.  如权利要求11所述的系统，还包括： 包括输出和差分输入的数据缓冲器，所述差分输入包括第一导体和第二 导体； 包括输出和差分输入的转发时钟缓冲器，所述差分输入包括第一导体和 第二导体； 其中，所述控制逻辑电路还是在所述第一操作模式、所述第二操作模式 的跟踪阶段和所述第二操作模式的训练阶段之间进行选择的电路， 其中，在所述第二操作模式的训练阶段中： 所述第一鉴相器的输出以使能连接来连接到所述受控振荡器的输入， 所述数据缓冲器的差分输入的第一导体以使能连接来连接到所述转发 时钟缓冲器的差分输入的第一导体，并且 所述数据缓冲器的差分输入的第二导体以使能连接来连接到所述转发 时钟缓冲器的差分输入的第二导体。 16.  一种显示器，包括： 定时控制器； 驱动器集成电路(IC)；以及 连接所述定时控制器和所述驱动器IC的串行数据链路， 所述驱动器IC包括如权利要求1所述的系统。 17.  如权利要求16所述的显示器，其中，所述显示器是有机发光二极管 (OLED)显示器或者液晶显示器(LCD)。

说明书双模串行链路时钟和数据恢复体系结构
相关申请的交叉引用
本申请要求2013年12月5日递交的标题为“BIMODAL SERIAL LINK  CDR ARCHITECTURE(双模串行链路CDR体系结构)”的61/912,480号临 时申请的优先权和权益，这里通过引用并入该临时申请的全部内容。
技术领域
根据本发明的实施例的一个或多个方面涉及用于在电路之间传送数字数 据的系统，更具体地，涉及用于在这种系统中从数据流或者从转发时钟生成 本地时钟的电路。
背景技术
当通过扩展高速串行链路来发送数据时，可以利用在链路的接收端处的 接收器从可能被链路衰减的接收到的信号恢复信号电平，并且将数据与本地 时钟重同步。本地时钟可以从在一条或多条数据通道上作为嵌入时钟传送的 数据流本身形成，或者其可以从在单独的时钟通道上传送的转发时钟形成。 本地时钟可以是或者可以不是全速率时钟，例如，其可以是半速率时钟。转 发时钟可以具有比本地时钟的频率低的频率。对用于向接收器传送时钟信号 的方案的选择——是作为嵌入时钟还是作为转发时钟——受到诸如链路的长 度、要利用的数据速率或者可用物理通道的数目之类的各种因素的影响。设 计多个产品的设计者因此可能要求接收电路的两个版本可用，一个与嵌入时 钟方案兼容，一个与转发时钟兼容。这个要求是不方便的并且增加了储存相 似或相同部件的两个版本可能需要的供应和制造操作的成本。
从而，需要一种能够从转发时钟或嵌入时钟生成本地时钟的双模电路。
发明内容
本公开的实施例的各方面针对一种用于生成本地时钟的系统，其可配置 为利用转发时钟和数据流(在转发时钟模式中)或者仅利用数据流(在嵌入 时钟模式中)作为频率和相位基准。在一个实施例中，该系统包括锁相环， 该锁相环可以参考转发时钟或者参考利用采样器、跨越采样器和开关式鉴相 器(bang-bang phase detector)从接收到的数据形成的相位基准。该系统包括 本地相位恢复环，该本地相位恢复环可以利用开关式鉴相器作为鉴相器的一 部分以用于控制相位插值器，相位插值器的输出充当用于对接收到的数据进 行钟控的本地时钟。
根据本发明的一个实施例，提供了一种用于生成本地时钟的系统，该系 统包括：具有输入和输出的受控振荡器；第一链路数据输入；转发时钟输入； 具有第一输入、第二输入和输出的第一鉴相器；以及第一相位恢复块，其具 有时钟输入、连接到第一链路数据输入的数据输入和以开关方式连接到受控 振荡器的输入的输出；第一鉴相器的第一输入连接到受控振荡器的输出，第 一鉴相器的第二输入连接到转发时钟输入，并且第一鉴相器的输出以开关方 式连接到受控振荡器。
在一个实施例中，该系统包括电荷泵和模拟环路滤波器，电荷泵和模拟 环路滤波器级联连接在第一鉴相器的输出与受控振荡器的输入之间。
在一个实施例中，该系统包括第一相位插值器，该第一相位插值器具有： 振荡器输入；相位调整输入；以及输出；第一相位插值器的振荡器输入连接 到受控振荡器的输出并且第一相位插值器的输出连接到第一相位恢复块的时 钟输入。
在一个实施例中，该系统包括：第二链路数据输入；具有时钟输入、数 据输入和输出的第二相位恢复块，该第二相位恢复块的数据输入连接到第二 链路数据输入；具有振荡器输入、相位调整输入和输出的第二相位插值器； 第二相位恢复块的输出连接到第二相位插值器的相位调整输入，第二相位插 值器的振荡器输入连接到受控振荡器的输出，并且第二相位插值器的输出连 接到第二相位恢复块的时钟输入。
在一个实施例中，该系统包括具有输入和输出的分频器(divider)，该分 频器的输入连接到受控振荡器的输出并且该分频器的输出连接到第一鉴相器 的第一输入。
在一个实施例中，该系统包括生成与第一鉴相器的第一输入处的信号和 第一鉴相器的第二输入处的信号之间的相位差成比例的模拟输出信号的电 路。
在一个实施例中，第一相位插值器包括：在第一相位插值器的输出处生 成如下信号的电路：该信号的相位与第一相位插值器的振荡器输入处的信号 的相位相差的量是与第一相位插值器的相位调整输入处的信号相对应的量。
在一个实施例中，该系统包括数字环路滤波器，该数字环路滤波器包括： 输入；输出；以及在数字环路滤波器的输入处接收数字输入信号并且在环路 滤波器的输出处生成数字输出信号的电路。
在一个实施例中，该系统包括：数据输入、时钟输入、以及输出；以及 包括第一输入、第二输入和输出的开关式鉴相器。
在一个实施例中，第一采样器的时钟输入和第二采样器的时钟输入连接 到第一相位恢复块的时钟输入；第一采样器的数据输入和第二采样器的数据 输入连接到第一相位恢复块的数据输入；第一采样器的输出连接到开关式鉴 相器的第一输入；第二采样器的输出连接到开关式鉴相器的第二输入；并且 开关式鉴相器的输出连接到第一相位恢复块的输出。
在一个实施例中，该系统包括在第一操作模式和第二操作模式的跟踪阶 段之间进行选择的控制逻辑电路，其中在第一操作模式中，第一鉴相器的输 出以使能连接来连接到受控振荡器的输入，并且在第二操作模式的跟踪阶段 中，第一相位恢复块的输出以使能连接来连接到受控振荡器的输入。
在一个实施例中，在第一操作模式中，第一相位恢复块的输出以使能连 接来连接到第一相位插值器的相位调整输入。
在一个实施例中，控制逻辑电路还是一个在第一操作模式、第二操作模 式的跟踪阶段和第二操作模式的训练阶段之间进行选择的电路，其中，在第 二操作模式的训练阶段中，第一鉴相器的输出以使能连接来连接到受控振荡 器的输入，并且第一链路数据输入以使能连接来连接到转发时钟输入。
在一个实施例中，该系统包括发送器，该发送器包括在第二操作模式的 训练阶段中发送一和零的交替群组的图案的电路。
在一个实施例中，该系统包括：包括输出和差分输入的数据缓冲器，该 差分输入包括第一导体和第二导体；包括输出和差分输入的转发时钟缓冲器， 该差分输入包括第一导体和第二导体；其中，控制逻辑电路还是一个在第一 操作模式、第二操作模式的跟踪阶段和第二操作模式的训练阶段之间进行选 择的电路，其中，在第二操作模式的训练阶段中，第一鉴相器的输出以使能 连接来连接到受控振荡器的输入；数据缓冲器的差分输入的第一导体以使能 连接来连接到转发时钟缓冲器的差分输入的第一导体；并且数据缓冲器的差 分输入的第二导体以使能连接来连接到转发时钟缓冲器的差分输入的第二导 体。
在一个实施例中，一种显示器包括：定时控制器；驱动器集成电路(IC)； 以及连接定时控制器和驱动器IC的串行数据链路，驱动器IC包括用于生成 本地时钟的系统。
在一个实施例中，显示器是有机发光二极管(OLED)显示器或者液晶 显示器(LCD)。
附图说明
参考说明书、权利要求和附图将领会并理解本发明的这些和其他特征以 及优点，附图中：
图1是根据本发明的实施例的在转发时钟(forwarded clock，FC)操作 模式中的时钟和数据恢复电路的框图。
图2A是根据本发明的实施例的在训练阶段期间在嵌入时钟(embedded  clock，EC)操作模式中的时钟和数据恢复电路的框图。
图2B是根据本发明的实施例的在正常工作阶段或者“跟踪阶段”期间 在EC操作模式中的时钟和数据恢复电路的框图。
图3是采用根据本发明的实施例的在显示器的两个电路之间包括串行链 路的显示器的框图；并且
图4是采用本发明的实施例的在转发时钟(FC)操作模式中具有两条数 据通道的时钟和数据恢复电路的框图。
具体实施方式
下面联系附图阐述的详细描述打算作为对根据本发明提供的双模串行链 路CDR体系结构的示范性实施例的描述，而并不打算代表可构造或利用本发 明的唯一形式。该描述联系图示的实施例阐述了本发明的特征。然而，要理 解，相同或等同的功能和结构可由也打算被包含在本发明的精神和范围内的 不同实施例来实现。如本文别处所标示，相似的元素编号打算指示相似的元 素或特征。
诸如“....中的至少一个”之类的表述当在元素的列表之前时修饰整个元 素列表，而不修饰列表中的个体元素。要理解，虽然在本文中可使用术语“第 一”、“第二”、“第三”等等来描述各种元件、组件、区域、层和/或区段，但 这些元件、组件、区域、层和/或区段不应受这些术语所限。这些术语只是用 于将一个元件、组件、区域、层或区段与另一元件、组件、区域、层或区段 相区分。从而，以下论述的第一元件、组件、区域、层或区段可被称为第二 元件、组件、区域、层或区段，而不脱离发明构思的精神和范围。
空间相关术语，例如“在下面”、“在下方”、“下部的”、“在正下方”、“在 上方”、“上部的”等等，在本文中为了容易描述起见可用来描述如附图中所 示的一个元件或特征与另(一个或多个)元件或(一个或多个)特征的关系。 要理解，除了附图中描绘的方位之外，这种空间相关术语还打算涵盖使用中 或操作中的装置的不同方位。例如，如果图中的装置被翻过来，那么被描述 为在其他元件或特征的“下方”、“下面”或“正下方”的元件的方位于是将 在其他元件或特征的“上方”。从而，示例术语“在下方”和“在正下方”可 涵盖在上方和在下方这两个方位。装置可以有其他的方位(例如，旋转90度 或处于其他方位)，并且本文使用的空间相关描述语应当被相应地解读。此外， 还要理解，当一层被称为在两层“之间”时，其可以是这两层之间的唯一层， 或者也可能存在一个或多个居间层。
本文使用的术语只是为了描述特定实施例，而并不打算限制发明构思。 就本文使用的而言，单数形式“一”和“该”打算也包括复数形式，除非上 下文明确地另有指示。还要理解，术语“包括”和/或“包含”当在本说明书 中使用时指明了所记述的特征、整数、步骤、操作、元件和/或组件的存在， 但并不排除一个或多个其他特征、整数、步骤、操作、元件、组件和/或其群 组的存在或添加。就本文使用的而言，术语“和/或”包括关联的列出项目中 的一个或多个的任意和所有组合。另外，在描述发明构思的实施例时对“可 以”的使用指的是“本发明的一个或多个实施例”。另外，术语“示范性”意 在指示例或例示。
要理解，当称一元件或层在另一元件或层“之上”、“连接到”、“耦合到” 或“邻近”另一元件或层时，其可直接在该另一元件或层之上或者直接连接 到、耦合到或邻近该另一元件或层，或者可存在一个或多个居间的元件或层。 与之不同，当称一元件或层“直接在另一元件或层上”、“直接连接到另一元 件或层”、“直接耦合到另一元件或层”或者“与另一元件或层紧邻”时，则 没有居间的元件或层存在。
当称一元件“以开关方式连接”(switch-connected)到另一元件时，其是 在有可被设定为使能或禁能该连接的至少一个居间元件——例如开关元件 (诸如晶体管或开关)——的情况下连接到该另一元件的。当两个元件以开 关方式连接时，这两个元件之间的连接可以被称为“可切换连接”，其在被使 能时是“使能连接”，而在被禁能时是“禁能连接”。
如本领域技术人员将会理解的，组件的输入或输出可以是携带被表示为 相对于地的电压的信号的单个导体，或者其可以是包括携带互补信号的一对 导体的差分输入或输出。附图中示为单条线的连接可以表示携带着例如由信 号及其补体构成的差分信号的多于一个导体。
参考图1，在一个实施例中，双模串行链路时钟和数据恢复(clock and  data recovery，CDR)电路当如图所示那样配置时在转发时钟模式(或“第一 模式”)中操作。转发时钟在转发时钟缓冲器105处被接收，并且转发时钟缓 冲器105的输出被馈送到第一鉴相器、电荷泵(charge pump，CP)112、模 拟环路滤波器(analog loop filter，ALPF)114和压控振荡器(voltage-controlled  oscillator，VCO)116的级联，其中第一鉴相器可以是线性鉴相器(linear phase  detector，LPD)或者“第一鉴相器”110。线性鉴相器110具有一输出和两个 输入，即第一输入110a和第二输入110b，第二输入110b是(或者连接到) 用于从链路接收转发时钟的输入(或者说“转发时钟输入”)。压控振荡器116 的输出通过分频器118被反馈到线性鉴相器110的第一输入，并且转发时钟 缓冲器105的输出连接到线性鉴相器110的第二输入。分频器118具有输入 和输出，并且按整数N对压控振荡器116的频率进行分频，使得当压控振荡 器116按转发时钟的频率的N倍操作时，线性鉴相器110的两个输入接收具 有相同频率的信号。分频器118的输入连接到压控振荡器116的输出，并且 分频器118的输出连接到第一鉴相器110的第一输入。
在一个实施例中，电荷泵112源发或吸收与线性鉴相器110的输出成比 例的电流，并且在模拟环路滤波器114的输入处有电容器或RC网络(诸如， 2阶锁相环(phase-locked loop，PLL)的滤波器)，其上的电压的变化率则与 电荷泵所源发或吸收的电流成比例。连接成环形式的线性鉴相器110、电荷 泵112、模拟环路滤波器114和压控振荡器116的组合形成锁相环(PLL)。 线性鉴相器110包括生成与其两个输入处的信号之间的相位差成比例的模拟 输出信号的电路；此信号被电荷泵112和模拟环路滤波器114的级联放大并 滤波，电荷泵112和模拟环路滤波器114一起提供适当的增益和适当的环路 形状，以使得PLL的性能和稳定性可接受。在一个实施例中，电荷泵112和 模拟环路滤波器114级联连接在第一鉴相器110的输出和压控振荡器116的 输入之间。
然后压控振荡器116的输出被利用作为基准时钟，其相位由受本地相位 恢复环控制的相位插值器(phase interpolator，PI)120来调整。相位插值器 120具有振荡器输入和相位插值码(PI码)或“相位调整”输入，并且其生 成输出，该输出通过按与在相位插值码输入处接收到的相位插值码相对应的 量对基准时钟进行相移而形成。在一个实施例中，相位插值器120具有包括 用于从VCO 116接收本地时钟的若干个相位的若干个导体的振荡器输入，并 且其生成作为这若干个相位的线性组合的输出。在另一实施例中，相位插值 器120包括一个或多个延迟元件，每个延迟元件的输出是具有相移的基准时 钟信号；相位插值器120然后在基准时钟的任意相位处生成本地时钟作为这 些延迟元件的输出的线性组合。本文描述的实施例采用了压控振荡器，但可 以采用以数字方式控制的振荡器或者任何具有可控频率的振荡器(本文中称 为“受控振荡器”)。就本文中使用的而言，“时钟信号”、“时钟输入”、“时钟 输出”、“振荡器输入”和“VCO输出”可以指携带时钟频率的电压或电流的 一个导体，或者其可以指携带具有不同相位的时钟频率或者使用差分信令或 者前述两者的多个导体。在一个实施例中，相位插值器120的振荡器输入连 接到受控振荡器(例如，VCO 116)的输出，并且相位插值器120的输出连 接到相位恢复块(130、132、135)的时钟输入。在一个实施例中，在第一操 作模式中，第一相位恢复块(130、132、135)的输出以使能连接来连接到第 一相位插值器120的相位调整输入。
第一数据通道D0上的数据信号被数据缓冲器125缓冲，并且缓冲的信号 被馈送到数据采样器(或者“第一采样器”)130和跨越采样器(或者“第二 采样器”)132，第一采样器和第二采样器中的每一个具有数据输入、时钟输 入和输出。数据缓冲器125和转发时钟缓冲器105中的每一个可具有差分输 入，例如具有携带着互补信号的两个导体的输入，并且可具有差分或单端输 出。在一个实施例中，不存在数据缓冲器125和转发时钟缓冲器105，并且 用于生成本地时钟的系统——即，CDR电路——以线性鉴相器110的输入和 两个采样器130、132的连接输入来作为输入。数据采样器130在本地时钟转 变时对数据缓冲器125的输出采样，并且跨越采样器132在正交时钟转变时 对数据缓冲器125的输出采样，其中正交时钟是从本地时钟导出的信号，其 相位偏移了比特周期的一半。正交时钟可以作为由相位插值器120生成的时 钟信号的一部分来提供(相位插值器的输出处的本地时钟的相位和正交时钟 信号的相位两者都根据相位插值器的相位调整输入处的信号来加以调整)，或 者其可由相位插值器120外的单独的正交时钟生成器来生成。数据采样器和 跨越采样器的输出被馈送到开关式鉴相器(bang-bang phase detector，BBPD) 135(具有第一输入、第二输入和输出)，开关式鉴相器135的输出被馈送到 数字环路滤波器(digital loop filter，DLPF)140，数字环路滤波器140进而 生成相位插值码，该相位插值码随后被馈送到相位插值器120的相位插值码 输入，以在必要时校正本地时钟的相位。两个采样器130、132、开关式鉴相 器135、数字环路滤波器140和相位插值器120形成本地相位恢复环。在操 作中，开关式鉴相器135的输出是指示出正交时钟是领先还是滞后于数据缓 冲器125的输出中的跨越点(crossing)的数字信号，其方式例如是当正交时 钟领先或滞后于数据缓冲器125的输出中的跨越点时分别取零或一的值。两 个采样器130、132、正交时钟生成器(如果存在的话)和开关式鉴相器135 的组合形成相位恢复块，该相位恢复块具有：接收来自相位插值器120的信 号的时钟输入136a、连接到数据缓冲器125的输出的数据输入136b(数据输 入136b是(或连接到)用于从链路接收数据的输入(或者“链路数据输入”))， 以及输出136c，输出136c是开关式鉴相器135的输出。这个相位恢复块以1 比特分辨率测量本地时钟相对于数据缓冲器125的输出的相位。数字环路滤 波器140具有输入和输出，以及在数字环路滤波器140的输入处接收数字输 入信号并且在环路滤波器140的输出处生成数字输出信号的电路。它提供增 益和适当的环路形状，以使得本地相位恢复环的性能和稳定性可接受。如在 本文中使用地，“相位恢复块”是任何将数据流与时钟信号相比较并且生成输 出的电路，其中该输出的值指示出该时钟信号是领先还是滞后于由该数据流 中的转变所定义的相位。在此实施例中，相位恢复块(130、132、135)的输 出(利用禁能连接)以开关方式连接到压控振荡器116。另外，第一鉴相器 110的第一输入连接到受控振荡器的输出，第一鉴相器110的第二输入连接到 转发时钟输入，并且第一鉴相器110的输出以开关方式连接到受控振荡器(例 如，VCO 116)。这些连接中的一些经过居间元件，如图1所示。
可称为D1、D2等等的其他数据通道可以共享本地时钟；每个这种数据通 道可以具有各自的数据缓冲器和各自的数据采样器。每个数据通道可具有各 自的本地相位恢复环，每个相位恢复环包括数据采样器、跨越采样器、开关 式鉴相器、数字环路滤波器和相位插值器。在此实施例中，转发时钟充当VCO 的频率基准，并且每个接收到的数据流充当其自己的相位基准。
例如，参考图4，在这种实施例中，系统可以包括：具有输入和输出的 受控振荡器(例如，VCO 116)；第一链路数据输入(例如，136b)；转发时 钟输入(例如，110b)；具有第一输入、第二输入和输出的第一鉴相器110； 以及第一相位恢复块(例如，由第一数据采样器130、第一跨越采样器132 和第一开关式鉴相器135形成)，其具有时钟输入136a、连接到第一链路数据 输入的数据输入136b和以开关方式连接到受控振荡器(例如，VCO 116)的 输入的输出；第一鉴相器110的第一输入连接到受控振荡器(例如，VCO 116) 的输出，第一鉴相器110的第二输入110b连接到转发时钟输入(例如，110b)， 并且第一鉴相器110的输出以开关方式连接到受控振荡器(例如，VCO 116)， 以及第二链路数据输入(例如，236b)；具有时钟输入236a、数据输入236b 和输出的第二相位恢复块，第二相位恢复块(包括第二数据采样器230、第 二跨越采样器232和第二开关式鉴相器235)的数据输入236b连接到第二链 路数据输入(例如，236b)；具有振荡器输入、相位调整输入和输出的第二相 位插值器220；第二相位恢复块(230、232、235)的输出连接到第二相位插 值器220的相位调整输入，第二相位插值器220的振荡器输入连接到受控振 荡器的输出，并且第二相位插值器220的输出连接到第二相位恢复块(230、 232、235)的时钟输入。在图1-3中，额外数据通道的可能存在是由在用于 第一数据链路D0的数据采样器(或第一数据采样器)130和跨越采样器(或 第一跨越采样器)132后方并从数据采样器130和跨越采样器132有所偏移 的矩形来示出的；在图4中，明确地示出了用于第二数据链路D1的组件。
当电路在转发时钟模式中操作时，在控制逻辑150的控制下，在图1中 示为虚线的数据缓冲器125与转发时钟缓冲器105之间的连接以及开关式鉴 相器135与电荷泵112之间的连接被禁能。在一个实施例中，可以被控制逻 辑150使能或禁能的这些连接中的每一个包括可以通过从控制逻辑电路150 施加适当的栅极电压来接通(例如，使导通)或关断的一个或多个金属氧化 物半导体场效应晶体管(metal oxide semiconductor field effect transistor， MOSFET)。
参考图2A，在一个实施例中，图1的电路可以被重配置为充当在训练阶 段中如图2A中配置的那样在第二(嵌入时钟)模式中操作的、用于嵌入时 钟的时钟和数据恢复电路。在控制逻辑150的控制下，用于数据通道D0的链 路数据输入与时钟输入之间的连接被使能，并且数据缓冲器125和本地相位 恢复环被禁能，其中包括数据采样器130、跨越采样器132、开关式鉴相器 135、数字环路滤波器140和相位插值器120。禁能的元件可以例如通过使其 输入或输出被断开连接而被单独地或者作为一个功能块被禁能，其中断开连 接是不然将会建立这些连接的MOSFET在控制逻辑150的控制下被关断的结 果。
在图2A所示的嵌入时钟CDR电路的训练阶段中，在数据通道D0上发 送数据的发送器发送适当的比特图案，例如交替的一和零或者类似的更低频 率图案，例如一和零的交替的群组，例如“00110011”或“0000111100001111”。 分频器118被设定到与该比特图案相对应的比率N。在这个训练阶段中，锁 相环获取锁定，即，压控振荡器116的频率被从初始(例如，自由运行)频 率调整到正确的频率，该初始频率与对应于接收到的数据速率的频率可以相 差百万分之几百个单位或者百万分之几千个单位以上。这个调整通过锁相环 的动作来发生，例如，如果分频器118的输出处的相位滞后于接收到的比特 图案的相位，则线性鉴相器110将检测该相位滞后，并且电荷泵112和模拟 环路滤波器114将增大压控振荡器116的频率，直到在稳定状态，分频器118 的输出处的相位与接收到的比特图案的相位基本相同或者保持基本相同、并 且分频器118的输出处的频率与接收到的比特图案的频率基本相同为止。
在一个实施例中，一旦训练阶段完成并且压控振荡器116按正确的频率 操作，控制逻辑150就将电路的配置改变到图2B中所示的第二(嵌入时钟) 操作模式的跟踪阶段。这涉及使能任何否则被禁能的去往和来自数据缓冲器 125、数据采样器130、跨越采样器132和开关式鉴相器135的连接以及开关 式鉴相器135与电荷泵112之间的连接。其还涉及禁能分频器118、线性鉴相 器110、转发时钟缓冲器105和数字环路滤波器140。在这个配置中，在数据 通道D0上接收到的数据流一般不是一和零的交替群组的周期性比特图案，而 是由发送器发送的任意数据流。与图1的配置中一样，开关式鉴相器135生 成指示出正交时钟是领先还是滞后于数据缓冲器125的输出中的跨越点的信 号。在图2B的配置中，开关式鉴相器135的输出馈送给电荷泵，电荷泵馈送 给模拟环路滤波器114以校正压控振荡器116的频率，从而将压控振荡器116 的相位锁定到数据的相位。在像图2B所示的实施例中那样恢复嵌入时钟的配 置中，控制逻辑150除了使能某些元件并禁能其他元件以外还可以设定电荷 泵112和模拟环路滤波器114中的参数以为提供可接受的性能和鲁棒性的锁 相环提供环路形状和增益。从而，在嵌入时钟模式的第二阶段中，被称为数 据通道D0的一个数据通道(其可以是数据通道中的任何一个)控制VCO的 频率。其他数据通道接收VCO的输出并且每个其他数据通道(D1、D2等等) 具有各自的本地相位恢复环，每个相位恢复环包括两个采样器130、132、开 关式鉴相器135、数字环路滤波器140和相位插值器120。在一个实施例中， 在第二操作模式的跟踪阶段中，第一相位恢复块(例如，由第一数据采样器 130、第一跨越采样器132和第一开关式鉴相器135形成)的输出以使能连接 来连接到受控振荡器(例如，VCO 116)的输入。在一个实施例中，在第二 操作模式的训练阶段中，第一鉴相器110的输出以使能连接来连接到受控振 荡器(例如，VCO 116)的输入，并且第一链路数据输入(例如，136b)以 使能连接来连接到转发时钟输入(例如，110b)。
总结来说，在一个实施例中，系统包括：包括输出和差分输入的数据缓 冲器125，该差分输入包括第一导体和第二导体；包括输出和差分输入的转 发时钟缓冲器105，该差分输入包括第一导体和第二导体；其中控制逻辑电 路150还是一个在第一操作模式、第二操作模式的跟踪阶段和第二操作模式 的训练阶段之间进行选择的电路，其中，在第二操作模式的训练阶段中：第 一鉴相器110的输出以使能连接来连接到受控振荡器(例如，VCO 116)的 输入；数据缓冲器125的差分输入的第一导体以使能连接来连接到转发时钟 缓冲器105的差分输入的第一导体；并且数据缓冲器125的差分输入的第二 导体以使能连接来连接到转发时钟缓冲器105的差分输入的第二导体。
参考图3，在一个实施例中，显示器300包括定时控制器310和驱动器 集成电路(integrated circuit，IC)320，并且定时控制器310被配置为在有或 者没有伴随的时钟通道340上的转发时钟的情况下在数据通道330上向驱动 器IC 320发送高速串行数据。根据本发明的实施例构造的时钟和数据恢复电 路350在存在转发时钟的情况下从转发时钟恢复时钟，否则从数据恢复时钟。 这里，在本发明的实施例中，显示器是有机发光二极管(organic light emitting  diode，OLED)显示器或者液晶显示器(liquid crystal display，LCD)。
虽然本文已经具体描述和图示了双模串行链路CDR体系结构的示范性 实施例，但本领域技术人员将清楚许多修改和变化。因此，要理解，根据本 发明的原理构造的双模串行链路CDR体系结构可按不同于本文具体描述的 方式来实现。本发明也在所附权利要求及其等同物中限定。