晶圆三维集成的方法.pdf

本发明涉及半导体制造领域，尤其涉及一种晶圆三维集成的方法。通过本发明的方法能够将包含不同工艺、不同功能的芯片的晶圆集成在一个晶圆级异质三维结构上，在保持了芯片体积的同时，大规模提高芯片的功能，大幅度缩短了每个功能芯片之间的金属互连，减小了发热、功耗、与延迟。

权利要求书1.  一种晶圆三维集成的方法，其特征在于，包括：提供一设置有互连区域和引线区域的键合晶圆，所述键合晶圆中设置有金属连线结构和金属层，所述金属连线结构将相互绝缘的金属层予以电连接，且所述金属连线结构的部分表面暴露于所述键合晶圆的上表面；于所述键合晶圆上制备一金属薄膜，所述金属薄膜覆盖所述金属连线结构暴露的表面；去除部分所述金属薄膜，以形成与所述互联区域内金属连线结构电连接的金属互连层和将所述引线区域内相邻金属连线结构予以电连接的金属引线层。2.  如权利要求1所述的晶圆三维集成的方法，其特征在于，所述键合晶圆包括第一晶圆和第二晶圆，所述第一晶圆包括第一硅基底层和第一BEOL介质层；第二晶圆包括第二硅基底层和第二BEOL介质层，所述第二集成电路层覆盖所述第一集成电路层的上表面。3.  如权利要求1所述的晶圆三维集成的方法，其特征在于，任意所述金属连线结构均电连接两个所述金属层。4.  如权利要求3所述的晶圆三维集成的方法，其特征在于，任意所述金属连线结构所电连接两个所述金属层，分别位于所述第一BEOL介质层内和第二BEOL介质层内。5.  如权利要求1所述的晶圆三维集成的方法，其特征在于，所述金属连线结构的制备工艺为：先通孔后沟槽的刻蚀工艺或者先沟槽后通孔的刻蚀工艺。6.  如权利要求5所述的晶圆三维集成的方法，其特征在于，所述先通孔后沟槽的刻蚀工艺包括：刻蚀所述第二硅基底层、所述第二BEOL介质层和所述第一BEOL介质层，以形成将所述金属层表面予以暴露的通孔；基于所述通孔的基础上，刻蚀位于任意两个需要通过所述金属连线结构电连接的金属层上方的第二硅基底层，以形成所述沟槽。7.  如权利要求5所述的晶圆三维集成的方法，其特征在于，所述先沟槽后通孔的刻蚀工艺包括：刻蚀位于任意两个需要通过所述金属连线结构电连接的金属层上方的第二硅基底层，以形成凹槽；基于所述凹槽的基础上，刻蚀位于任意所述金属层上方的第二BEOL介质层和第一BEOL介质层，以形成所述沟槽。8.  如权利要求6或7所述的晶圆三维集成的方法，其特征在于，所述先通孔后沟槽的刻蚀工艺或者先沟槽后通孔的刻蚀工艺还包括：形成所述沟槽后，于所述沟槽内填充金属材料。9.  如权利要求8所述的晶圆三维集成的方法，其特征在于，所述金属材料的材质为铜、铝、锡或钨。10.  如权利要求1所述的晶圆三维集成的方法，其特征在于，所述金属引线的材质为金属或金属与金属氮化物的混合材料。

说明书晶圆三维集成的方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种晶圆三维集成的方法。
背景技术
集成电路器件的不断缩小使集成度不断提高，目前每平方厘米的芯片面积上能够集成超过10亿个晶体管，而金属互连线的总长度更是达到了几十公里。这不但使得布线变得异常复杂，更重要的是金属互连的延迟、功耗、噪声等都随着特征尺寸的降低而不断增加，特别是全局互连的RC(电阻电容)延迟，严重影响了集成电路的性能。另外，动态功耗与电路的负载电容值成正比，目前主流高性能微处理器的动态功耗中，有超过一半都由互连线引起的。目前解决互连延迟的方法是在全局互连线上增加一系列缓冲器，并且由于大量缓冲器的加入，电路的功耗大幅度增加，即利用功耗换取速度。铜互连及底K介质的使用使串联电阻和寄生电容有所降低，使工艺由130nm发展到90nm并且总体性能有所提高，而引入超低K介质也只能维持工艺发展至65nm节点。因此，金属互连已经取代晶体管成为决定集成电路性能的主要因素。
芯片系统(SoC，System on a Chip)技术希望在单芯片上实现系统的全部功能，如数组、模拟、射频、光电以及MEMS (Microelectromechanical Systems，微机电系统)，SoC发展中最大的困难是不同的工艺兼容问题，例如实现SoC可能需要标准COMS、RF、Bipolar以及MEMS等工艺，这些制造工艺的衬底材料都不同，几乎不可能将其集成制造在通一个芯片上。即使衬底材料相同的模块，在制造中也要考虑各电路模块的制造可行性。这一方面不能对各个电路模块的制造可行性。这一方面不能对各个电路模块进行充分的优化，另一方面为了在一个平面上实现多个模块，需要增加掩模板数量，安排工艺顺序时相互限制，势必增加电路制造的成本，限制性能的提高。因此，目前多功能模块的芯片依旧是分立的，而SoC的各种优点由于制造的限制仍旧停留在设想的阶段。
三维互连是在平面电路的基础上，利用第三维来实现单个芯片内多层器件的集成，即把一个大的平面电路分为若干逻辑上相关的功能模块分布在多个相邻的芯片层上，然后通过穿透衬底的三维垂直互连将多层芯片集成。三维互连能够实现不同的功能、不同工艺的多芯片的垂直集成，大幅度降低全局互连的长度，从而大幅度降低互连延迟、提高集成电路速度、减小芯片的功耗。三维互连可以集成多层不同工艺或不同衬底材料的集成电路，为异质芯片的SoC提供了良好的解决方案。三维互连都是物理互连，能够解决多芯片异质集成、高带宽通信和互连延迟等问题。
但现有的三维集成通过TSV(Though Silicon Via，硅穿孔)结构13及锡球16等封装方式在三维集成内部及外部连接，主要是在封装级(package level)进行。如图1和图2所示，很难在晶圆级(wafer  level)实现，阻碍了SoC进一步集成度的发展，这是本领域技术人员所不愿意看到的。
发明内容
鉴于上述问题，本发明提供一种晶圆三维集成的方法。
本发明解决技术问题所采用的技术方案为：
一种晶圆三维集成的方法，其中，包括：
提供一设置有互连区域和引线区域的键合晶圆，上述键合晶圆中设置有金属连线结构和金属层，上述金属连线结构将相互绝缘的金属层予以电连接，且上述金属连线结构的部分表面暴露于上述键合晶圆的上表面；
于上述键合晶圆上制备一金属薄膜，上述金属薄膜覆盖上述金属连线结构暴露的表面；
去除部分所述金属薄膜，以形成与上述互联区域内金属连线结构电连接的金属互连层和将上述引线区域内相邻金属连线结构予以电连接的金属引线层。
上述的晶圆三维集成的方法，其中，上述键合晶圆包括第一晶圆和第二晶圆，上述第一晶圆包括第一硅基底层和第一BEOL介质层；第二晶圆包括第二硅基底层和第二BEOL介质层，上述第二集成电路层覆盖上述第一集成电路层的上表面。
上述的晶圆三维集成的方法，其中，任意上述金属连线结构均电连接两个上述金属层。
上述的晶圆三维集成的方法，其中，任意上述金属连线结构所电连接两个上述金属层，分别位于上述第一BEOL介质层内和第二BEOL介质层内。
上述的晶圆三维集成的方法，其中，上述金属连线结构的制备工艺为：先通孔后沟槽的刻蚀工艺或者先沟槽后通孔的刻蚀工艺。
上述的晶圆三维集成的方法，其中，上述先通孔后沟槽的刻蚀工艺包括：
刻蚀上述第二硅基底层、上述第二BEOL介质层和上述第一BEOL介质层，以形成将上述金属层表面予以暴露的通孔；
基于上述通孔的基础上，刻蚀位于任意两个需要通过上述金属连线结构电连接的金属层上方的第二硅基底层，以形成上述沟槽。
上述的晶圆三维集成的方法，其中，上述先沟槽后通孔的刻蚀工艺包括：
刻蚀位于任意两个需要通过上述金属连线结构电连接的金属层上方的第二硅基底层，以形成凹槽；
基于上述凹槽的基础上，刻蚀位于任意上述金属层上方的第二BEOL介质层和第一BEOL介质层，以形成上述沟槽。
上述的晶圆三维集成的方法，其中，上述先通孔后沟槽的刻蚀工艺或者先沟槽后通孔的刻蚀工艺还包括：
形成上述沟槽后，于上述沟槽内填充金属材料。
上述的晶圆三维集成的方法，其中，上述金属材料的材质为铜、铝、锡或钨。
上述的晶圆三维集成的方法，其中，上述金属引线的材质为金属或金属与金属氮化物的混合材料。
上述技术方案具有如下优点或有益效果：
通过本发明的方法能够将包含不同工艺、不同功能的芯片的晶圆集成在一个晶圆级异质三维结构上，在保持了芯片体积的同时，大规模提高芯片的功能，大幅度缩短了每个功能芯片之间的金属互连，减小了发热、功耗、与延迟，提高了每个功能模块之间的带宽。
附图说明
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
图1是本发明背景技术中三维TSV集成结构的结构示意图；
图2是本发明背景技术中锡球封装方式的结构示意图；
图3-9是本发明方法中各步骤对应的结构示意图。
具体实施方式
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
图1是本发明背景技术中三维TSV集成结构的结构示意图；
图2是本发明背景技术中锡球封装方式的结构示意图；
图3-9是本发明方法中各步骤对应的结构示意图。
具体实施方式
本发明提供一种晶圆三维集成的方法。适用于键合晶圆的芯片上引线区域与三维互连区域需要分开的情况。
本发明的核心思想是通过将两片已完成集成电路制备的晶圆相互面对放置，再将上述两片晶圆键合，再通过设置跨晶圆间的TSV，实现在不同晶圆之间的不同功能的芯片之间的互连，并通过利用多次保护层的沉积形成一个厚度高于金属互连层的保护层，从而保护芯片的金属互连层结构。
下面结合附图对本发明方法进行详细说明，但并不作为对本发明的限定。
首先，提供一设置有互连区域1和引线区域2的键合晶圆，键合晶圆中设置有金属连线结构28和金属层，金属连线结构将相互绝缘的金属层予以电连接，且金属连线结构的部分表面暴露于键合晶圆的上表面。
互连区域至少包含一个金属连线结构，引线区域至少包含两个金属连线结构；
于键合晶圆上制备一金属薄膜29，金属薄膜29覆盖金属连线结构暴露的表面。
去除部分金属薄膜29，以形成与互联区域内金属连线结构电连接的金属互连层210和将引线区域内相邻金属连线结构予以电连接的金属引线层211。
制备金属引线210将位于所述引线区域中相邻的所述金属连线结构28＇和28＇＇予以电连接。
下面，举一详细实施例来对本发明作进一步详细说明。
首先，提供已完成集成电路制备的第一晶圆和第二晶圆，上述第一晶圆包括有第一硅基底层21和第一BEOL介质层22结构，上述第二晶圆包括有第二硅基底层24和第二BEOL介质层25结构。
其中，第一BEOL介质层22和第二BEOL介质层25包括若干金属层，为便于阐述办发明的目的，仅示出六处金属层。
即上述的第一BEOL介质层还包括有第一金属层23、第三金属层23＇和第五金属层23＇＇，第二BEOL介质层25还包括有第二金属层26、第四金属层26＇和第六金属层26＇＇。
其中，第一金属层为第一晶圆上集成电路的金属互联层，与第一晶圆中集成电路内的各个功能器件电连接。第二金属层为第二晶圆上集成电路的金属互联层的部分结构，与第二晶圆中集成电路内的各个功能器件电连接。
然后，第二集成电路层覆盖所述第一集成电路层的上表面，其结构如图3所示结构。再对完成叠放的第一晶圆和第二晶圆进行键合工艺，使其连接为整体，再对完成键合工艺的晶圆进行减薄工艺，以减薄第一硅基底层21和第二硅基底层24，以方便后续对第一硅基底层21和第二硅基底层24的刻蚀工艺，完成跨晶圆间的芯片互连。
其中，上述的键合工艺与减薄工艺可采用现有技术的任意一种工艺方案。
随后，对第一晶圆和第二晶圆进行第一微影刻蚀工艺，即对第一金属层和第二金属层上方的第二硅基底层24部分进行刻蚀工艺，刻蚀工艺至上述第二BEOL介质层25上表面停止，如图4所示结构。再于第二硅基底层24和第二BEOL介质层25上方沉积一层隔离层27，以保护第二硅基底层24和第二BEOL介质层25在后续工艺中不被破坏。
其中，隔离层27的材质优选为氧化物或氮化物。
之后，对第一晶圆和第二晶圆进行第二微影刻蚀工艺，即对第一金属层上方的第二BEOL介质层25部分进行刻蚀工艺，刻蚀工艺至第一金属层上表面停止，如图5所示结构。
然后，对上述第一晶圆和第二晶圆进行第三微影刻蚀工艺，即对第二金属层上方的第二BEOL介质层25部分进行刻蚀工艺，刻蚀工艺至上述第二金属层上表面停止，如图6所示结构。
然后，对第一、第二和第三微影刻蚀工艺中各步刻蚀工艺所形成的沟槽内，填充金属材料，形成第一金属连线结构28、第二金属连线结构28＇和第三金属连线结构28＇＇，并去除隔离层27，如图7所示结构。
其中，金属材料优选为铜、铝、锡或钨等。
随后，在第二硅基底24、第一金属连线结构28、第二金属连线结构28＇和第三金属连线结构28＇＇上表面沉积一层金属薄膜29，如图8所示结构。
其中，金属薄膜29的材质优选为金属或金属与金属氮化物的混 合材料。
最后，对第一晶圆和第二晶圆进行第四微影刻蚀工艺，即对部分金属薄膜29进行刻蚀，形成与互联区域1内第一金属连线结构28电连接的金属互连层210和将引线区域2内相邻第二金属连线结构28＇和第三金属连线结构28＇＇予以电连接的金属引线层211。
上述第一至第三微影刻蚀工艺仅为本实施例叙述而设置编号，并不构成对本实施例限制，其工艺步骤可根据实际产品的需要，进行相应的调整。
综上所述，本发明的晶圆三维集成的方法通过本发明的方法能够将包含不同工艺、不同功能的芯片的晶圆集成在一个晶圆级异质三维结构上，对于需要将引线区域和三维互联区域需要分开的工艺条件，在保持了芯片体积的同时，大规模提高芯片的功能，大幅度缩短了每个功能芯片之间的金属互连，减小了发热、功耗、与延迟，提高了每个功能模块之间的带宽。
对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。