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1、(10)申请公布号 CN 104362173 A(43)申请公布日 2015.02.18CN104362173A(21)申请号 201410577720.4(22)申请日 2014.10.24H01L 29/06(2006.01)H01L 29/36(2006.01)(71)申请人中国人民解放军国防科学技术大学地址 410073 湖南省长沙市开福区德雅路109号(72)发明人李建成 尚靖 李聪 李文晓王震 郑黎明 曾祥华 吴建飞(74)专利代理机构北京中济纬天专利代理有限公司 11429代理人胡伟华(54) 发明名称一种提高MOS管击穿电压的结构(57) 摘要本发明公开了一种提高MOS管击穿电。
2、压的结构，包括具有第一掺杂类型的硅衬底，所述硅衬底上设置有阱区，所述阱区内设置有源区和漏区，所述源区与漏区之间形成沟道，所述阱上设置有多晶，所述硅衬底与多晶之间形成氧化层；所述阱区内为第一掺杂类型，所述源区内为高浓度第二掺杂类型，所述漏区中远离所述沟道的一端为高浓度第二掺杂类型，所述漏区中靠近所述源区的一端为低浓度第二掺杂类型，所述多晶内为第二掺杂类型。本发明具有小幅度提高器件的击穿电压，增强电路的可靠性的优点。(51)Int.Cl.权利要求书1页 说明书4页 附图5页(19)中华人民共和国国家知识产权局(12)发明专利申请权利要求书1页 说明书4页 附图5页(10)申请公布号 CN 1043。
3、62173 ACN 104362173 A1/1页21.一种提高MOS管击穿电压的结构，其特征在于，包括具有P型掺杂的硅衬底，所述硅衬底上设置有阱区，所述阱区内设置有源区和漏区，所述源区与漏区之间形成沟道，所述阱区上设置有多晶，所述硅衬底与多晶之间形成氧化层；所述阱区内为P型掺杂，所述源区内为高浓度N型掺杂，所述漏区中远离所述沟道的一端为高浓度N型掺杂，所述漏区中靠近所述沟道的一端为低浓度N型掺杂，所述多晶内为N型掺杂。2.根据权利要求1所述的一种提高MOS管击穿电压的结构，其特征在于，器件结构中硅衬底上掺杂浓度最低，阱区掺杂浓度高于硅衬底上掺杂浓度，漏区靠近多晶部分的掺杂浓度高于阱区的掺杂浓。
4、度，源区、漏区远离多晶的区域以及多晶上的掺杂浓度最高。3.根据权利要求1所述的一种提高MOS管击穿电压的结构，其特征在于，所述漏区靠近多晶区域利用LDD轻掺杂注入，其掺杂浓度低于源区掺杂浓度；远离多晶区域利用源漏掺杂注入，其掺杂浓度与源区、多晶的掺杂浓度相同数量级。4.根据权利要求1所述的一种提高MOS管击穿电压的结构，其特征在于，所述漏区靠近多晶区域为N型LDD轻掺杂注入或其他低浓度N型注入。5.一种提高MOS管击穿电压的结构，其特征在于，包括具有P型掺杂的硅衬底，所述硅衬底上设置有阱区，所述阱区内设置有源区和漏区，所述源区与漏区之间形成沟道，所述阱区上设置有多晶，所述硅衬底与多晶之间形成氧。
5、化层；所述阱区内为N型掺杂，所述源区内为高浓度P型掺杂，所述漏区中远离所述沟道的一端为高浓度P型掺杂，所述漏区中靠近所述源区的一端为低浓度P型掺杂，所述多晶内为P型掺杂。6.根据权利要求5所述的一种提高MOS管击穿电压的结构，其特征在于，器件结构中硅衬底上掺杂浓度最低，阱区掺杂浓度高于硅衬底上掺杂浓度，漏区靠近多晶部分的掺杂浓度高于阱区的掺杂浓度，源区、漏区远离多晶的区域以及多晶上的掺杂浓度最高。7.根据权利要求5所述的一种提高MOS管击穿电压的结构，其特征在于，所述漏区靠近多晶区域利用LDD轻掺杂注入，其掺杂浓度低于源区掺杂浓度；远离多晶区域利用源漏掺杂注入，其掺杂浓度与源区、多晶的掺杂浓度。
6、相同数量级。8.根据权利要求5所述的提高MOS管击穿电压的结构，其特征在于，所述漏区靠近多晶区域为P型LDD轻掺杂注入或P型HR层注入。权 利 要 求 书CN 104362173 A1/4页3一种提高 MOS 管击穿电压的结构技术领域0001 本发明属于半导体结构，具体涉及一种提高MOS管击穿电压的结构。背景技术0002 电子技术日益发展，许多集成电路系统或者模块的设计需要使用一定耐压的MOS管。通常可以使用LDMOS高压管或者其他耐压较高的MOS管。0003 例如在非易失存储器中，由于擦除和编程的操作机制大多为FN隧穿，需要在存储单元上施加高达10V的电压，同时在外围电路的设计时需要面临某些。
7、MOS管的承受电压达到10V以上。通常非易失存储器外围电路的设计中常常使用LDMOS做高压管。0004 LDMOS管为了提高器件的击穿电压，通常利用阱的掺杂注入在沟道区部分形成一个较长的漂移区，当漏端加电压时，漂移区将会完全耗尽，成为一个空间电荷区，该区域由于掺杂浓度低，耗尽区宽度较长，所以起到了一定的耐压作用。0005 LDMOS管的漏端注入有阱的注入代替，面积相对原来的MOS管提高近一倍，其耐压可以高达20V甚至400V。0006 然而在不需要很高的电压的情况下，使用大面的LDMOS对项目的成本增加很多。例如在非易失存储器中的MOS管承受的电压10V左右，而一般0.13um工艺下NMOS管。
8、的击穿电压大约为10V，因此电路设计需要击穿电压能够达到12V以上的MOS管，小幅度提高MOS管的击穿电压，增强电路的可靠性。发明内容0007 本发明针对上述现有技术的不足，提出一种小幅度提高器件的击穿电压，增强电路的可靠性的提高MOS管击穿电压的结构。0008 为实现上述目的，本发明采用的技术方案如下：0009 本发明提供的一种器件结构：一种提高MOS管击穿电压的结构，包括具有P型掺杂的硅衬底，所述硅衬底上设置有阱区，所述阱区内设置有源区和漏区，所述源区与漏区之间形成沟道，所述阱区上设置有多晶，所述硅衬底与多晶之间形成氧化层；所述阱区内为P型掺杂，所述源区内为高浓度N型掺杂，所述漏区中远离所。
9、述沟道的一端为高浓度N型掺杂，所述漏区中靠近所述沟道的一端为低浓度N型掺杂，所述多晶内为N型掺杂。所述漏区靠近多晶区域为N型LDD轻掺杂注入或其他低浓度N型注入。0010 本发明还提供了另一形式的器件结构：一种提高MOS管击穿电压的结构，包括具有P型掺杂的硅衬底，所述硅衬底上设置有阱区，所述阱区内设置有源区和漏区，所述源区与漏区之间形成沟道，所述阱区上设置有多晶，所述硅衬底与多晶之间形成氧化层；所述阱区内为N型掺杂，所述源区内为高浓度P型掺杂，所述漏区中远离所述沟道的一端为高浓度P型掺杂，所述漏区中靠近所述源区的一端为低浓度P型掺杂，所述多晶内为P型掺杂。所述漏区靠近多晶区域为P型LDD轻掺杂。
10、注入或P型HR层注入。0011 上述两种形式的器件结构中都具备以下技术特征：说 明 书CN 104362173 A2/4页40012 器件结构中硅衬底上掺杂浓度最低，阱区掺杂浓度高于硅衬底上掺杂浓度，漏区靠近多晶部分的掺杂浓度高于阱区的掺杂浓度，源区、漏区远离多晶的区域以及多晶上的掺杂浓度最高。0013 所述漏区靠近多晶区域利用LDD轻掺杂注入，其掺杂浓度低于源区掺杂浓度；远离多晶区域利用源漏掺杂注入，其掺杂浓度与源区、多晶的掺杂浓度相同数量级。0014 所述漏区靠近多晶区域为LDD轻掺杂注入可以替换为使用用于注入多晶电阻的HR层注入。0015 所述源区可以同时或者单独参考所述漏区结构提高MO。
11、S管源区击穿电压。0016 本发明技术方案的有益效果：0017 本发明提高MOS管击穿电压的结构通过改变MOS管的电场分布，小幅度提高MOS管的击穿电压，同时面积几乎保持不变。相对LDMOS，所提供的MOS管具有在面积和击穿电压上折中的特点。附图说明0018 图1为普通NMOS管横截面示意图。0019 图2为本发明的NMOS管实例示意图。0020 图3为本发明的NMOS管的第一种版图示意图。0021 图4a4e为本发明具体实例的工艺流程器件横截面示意图。0022 图5为本发明的NMOS管的第二种版图示意图。具体实施方式0023 为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明的具。
12、体实施例进行详细描述，但不构成对本发明的限制。0024 本发明提出了一种提高MOS管击穿电压的结构，下面以普通NMOS管为例。如图1所示，普通的NMOS管包括具有P型掺杂的硅衬底101，在硅衬底101上形成的P型掺杂的阱区102；在阱区102内形成高浓度N型掺杂的源区103和漏区104；具有N型掺杂的多晶105；硅衬底101与多晶105之间形成以氧化层。当栅极偏置一个较低的电压例如1.5V、阱区102和源区103接0V，漏区104施加一个高电压。随着源区104上的高电压逐渐增大而达到NMOS管的击穿电压时，我们通过仿真发现漏区104上靠近沟道的区域106首先被击穿，这是由于靠近区域106的漏区。
13、104上的N类型掺杂浓度较漏区104的其他区域上的浓度高，导致耗尽区宽度变窄，电场强度增高，产生雪崩击穿。0025 本发明提供的器件结构的一个实例横截面示意图如图2所示，包括具有P型掺杂的硅衬底201，硅衬底201上设置有阱区202，阱区202内设置有源区203和漏区204，源区203与漏区204之间形成沟道，阱区202上设置有多晶205，硅衬底201与多晶205之间形成氧化层；阱区202内为低浓度的P型掺杂，源区203内为高浓度N型掺杂，漏区204中远离沟道的一端为高浓度N型掺杂，漏区204中靠近源区203的一端为低浓度N型掺杂，多晶205内为N型掺杂，漏区204的注入大部分为低浓度的掺杂，。
14、高浓度掺杂的源漏注入只占远离漏区204的一小部分。0026 本发明提供的MOS管结构可以通过图3所示的版图示意图产生。阱区注入层301，说 明 书CN 104362173 A3/4页5用于形成具有P型掺杂的阱区202。用于有源区定义层302，在有源区定义层302以外区域为场氧生长区域。多晶定义层303，源漏注入层304，用于注入高浓度的N型掺杂掺杂。源漏注入层304在漏区204靠近多晶205的部分区域产生镂空306，镂空区域306在轻掺杂注入时进行注入，但在源漏注入时被掩膜版阻挡，其中接触孔305。0027 本发明还可以是另一种器件结构，包括具有P型掺杂的硅衬底201，硅衬底201上设置有阱区。
15、202，阱区202内设置有源区203和漏区204，源区203与漏区204之间形成沟道，阱区202上设置有多晶205，硅衬底201与多晶205之间形成氧化层；阱区202内为N型掺杂，源区203内为高浓度P型掺杂，漏区204中远离沟道的一端为高浓度P型掺杂，漏区204中靠近源区203的一端为低浓度P型掺杂，多晶205内为P型掺杂，漏区204的注入大部分为低浓度的掺杂，高浓度掺杂的源漏注入只占远离漏区204的一小部分。0028 上述所述的两种形式的器件结构中硅衬底上掺杂浓度最低，参考数量级为1e15；阱区掺杂浓度高于硅衬底上掺杂浓度，参考数量级为1e17；漏区靠近多晶部分的掺杂浓度高于阱区的掺杂浓度。
16、，参考数量级为1e19；源区、漏区远离多晶的区域以及多晶上的掺杂浓度最高，参考数量级为1e20。0029 在标准CMOS工艺流程中，在源漏注入前会利用源漏注入层304、阱区注入层301等通过一定的数学运算产生用于注入LDD轻掺杂的层。当镂空区域306的宽度小于d(GSMC工艺中为0.35um)时，经过运算产生LDD轻掺杂层将合并镂空区域306。这样在镂空区域306下方的漏区204上为低浓度的LDD轻掺杂。在这本发明所述的实例中，LDD轻掺杂注入层最终的形状大小为源漏注入层304弥补上镂空区域306的矩形。0030 图4a至图4e示意了上述第一种实例的工艺流程。0031 步骤1：衬底硅表面涂胶、。
17、甩胶、烘焙，光刻机将阱区注入层301制作掩膜的放在衬底硅上方进行曝光。使用显影液去除曝光区域光刻胶后，对衬底硅进行阱区离子注入，曝光区域高能离子穿透晶格注入，而非曝光区域由于光刻胶的保护，避免了离子注入。步骤1所形成的结构如图4a所示。0032 步骤2：利用LPCVD(低压化学气相沉淀)设备在衬底硅表面形成一薄层Si3N4(氮氧化硅)，用于保护有源区和冲当机械抛光阻挡层。衬底硅表面涂胶、甩胶、烘焙，利用有源区层302制作反向的STI(浅槽隔离)掩膜版，光刻机将掩膜版曝光到衬底硅上，显影液清洗曝光区域光刻胶，利用干法离子刻蚀机将隔离区上的硅移走。然后利用化学气相淀积氧化硅填充隔离槽。为了后步骤，。
18、需要将STI氧化物抛光，去除氮化物。步骤2所形成的结构如图4b所示。0033 步骤3：清洗硅片之后，生长栅氧化层，接着利用低压化学气相淀积栅极多晶硅。利用有多晶硅层303形成掩膜版，将303层定义的区域以外的多晶硅与氧化硅刻蚀掉。步骤3所形成的结构如图4c所示。0034 步骤4：接下来，利用源漏注入层304与阱区注入层301进行逻辑上的图形运算，产生LDD轻掺杂注入层。尽管图3中所示的区域306为镂空，在运算之后这部分的LDD层将弥补填充，形成一整块掩膜版。使用砷、氟化硼等大质量掺杂材料进行轻掺杂。最后利用化学气相淀积二氧化硅，干法刻蚀去除多余部分二氧化硅，形成环绕多晶的侧墙。步骤4所形成的结。
19、构如图4d所示。0035 步骤5：利用源漏注入层304制作源漏注入所需的掩膜版，在光刻技术形成源漏注说 明 书CN 104362173 A4/4页6入所需的图案。漏区靠近多晶的部分由于区域306被光刻胶阻挡，未进行源漏掺杂注入。源漏掺杂注入的浓度高于LDD掺杂、阱区掺杂等的浓度。形成器件结构如4e所示。0036 通过在漏区204靠近沟道的区域部分使用轻掺杂注入，MOS管漏区204的电场发生改变，电场强度降低，提高了MOS管击穿电压。经过仿真与测试，本发明提出的结构提高MOS管击穿电压1020。本发明提出的结构既满足了背景所述情况电路设计的需要，又没有提高额外的面积。0037 本发明的另外一种实。
20、现方式，在工艺上可以直接使用的LDD轻掺杂层时，所述的器件结构也可以使用图5中的版图示意图产生。阱区注入层501，用于形成具有P型掺杂的阱区202。用于有源区定义层502，在有源区定义层502以外区域为场氧生长区域。多晶定义层503。源漏注入层504，用于注入高浓度的N型掺杂掺杂。源漏注入层504在版图中分为两个部分用于漏区部分注入的504a和用于源区、多晶注入的504b。其中各标号表示：接触孔505。LDD轻掺杂注入层506。0038 在图5所述的LDD轻掺杂注入层506也可以用其他轻掺杂注入层，例如可替换为用于产生多晶电阻的HR层。0039 以上所述仅为本发明的一个实例，并不限制本发明，凡在本发明的精神和原则之内，所作的任何修改，等同替换，改进等，均应包含在本发明的保护范围之内。说 明 书CN 104362173 A1/5页7图1图2说 明 书 附 图CN 104362173 A2/5页8图3图4a说 明 书 附 图CN 104362173 A3/5页9图4b图4c图4d说 明 书 附 图CN 104362173 A4/5页10图4e说 明 书 附 图CN 104362173 A10。