集成电路器件技术领域
本发明构思涉及集成电路器件以及制造该集成电路器件的方法，更具体地，涉及
包括金属氧化物半导体场效应晶体管(MOSFET)的集成电路器件以及制造该集成电路器件
的方法。
背景技术
随着半导体器件的集成度变大，半导体器件的尺寸已经被减小到极端的状态，并
且其按比例缩小已经接近极限。因此，为了减小半导体器件中的有效切换电容(Ceff)并增
强其性能，需要涉及在结构上改变半导体器件的新方法。
发明内容
本发明构思提供具有能够减小集成半导体器件的有效开关电容(Ceff)并增强其
性能的结构的集成电路器件。
本发明构思还提供一种制造集成电路器件的方法，该集成电路器件具有能够减小
集成半导体器件的有效开关电容(Ceff)并增强其性能的结构。
根据本发明构思的一个方面，提供一种集成电路器件，该集成电路器件包括：鳍型
有源区域，从基板突出并具有第一水平面处的上表面；纳米片，平行于鳍型有源区域的上表
面延伸并包括沟道区域，该纳米片位于与鳍型有源区域的上表面间隔开的第二水平面处；
栅极，设置在鳍型有源区域上并围绕纳米片的至少一部分，该栅极在交叉鳍型有源区域的
方向上延伸；栅极介电层，设置在纳米片和栅极之间；源极和漏极区域，形成在鳍型有源区
域上并连接到纳米片的一端；第一绝缘间隔物，在纳米片上，第一绝缘间隔物覆盖栅极的侧
壁；以及第二绝缘间隔物，设置在栅极与源极和漏极区域之间，在鳍型有源区域的上表面和
纳米片之间的空间中，第二绝缘间隔物具有多层结构。
根据本发明构思的另一个方面，提供一种集成电路器件，该集成电路器件包括：鳍
型有源区域，从基板突出并在第一方向上延伸；至少一个纳米片堆叠结构，面对鳍型有源区
域的上表面并与鳍型有源区域的上表面间隔开，该至少一个纳米片堆叠结构包括每个具有
沟道区域的多个纳米片；至少一个栅极，设置在鳍型有源区域上并覆盖至少一个纳米片堆
叠结构，该至少一个栅极在交叉第一方向的方向上延伸；至少一个栅极介电层，设置在该至
少一个纳米片堆叠结构和该至少一个栅极之间；源极和漏极区域，连接到多个纳米片；以及
绝缘间隔物，每个具有多层结构并接触源极和漏极区域且在多个纳米片之间的空间中。
根据本发明构思的另一个方面，提供一种制造集成电路器件的方法，该方法包括：
形成鳍型有源区域和纳米片，该鳍型有源区域从基板突出并具有第一水平面处的上表面，
该纳米片位于与鳍型有源区域的上表面间隔开的第二水平面处并平行于鳍型有源区域的
上表面延伸；在纳米片上形成第一绝缘间隔物，第一绝缘间隔物限定栅极间隔；在鳍型有源
区域的上表面和纳米片之间的空间中形成第二绝缘间隔物，第二绝缘间隔物具有多层结
构；在鳍型有源区域上形成源极和漏极区域，该源极和漏极区域连接到纳米片的一端和第
二绝缘层的一端；以及在鳍型有源区域上形成栅极，其中栅极在交叉鳍型有源区域的方向
上延伸，围绕纳米片的至少一部分，并面对源极和漏极区域，第二绝缘间隔物在栅极与该源
极和漏极区域之间。
根据本发明构思的另一个方面，提供一种制造集成电路器件的方法，该方法包括：
形成鳍型有源区域和包括多个纳米片的纳米片堆叠结构，其中鳍型有源区域从基板突出并
在第一方向上延伸，并且纳米片堆叠结构面对鳍型有源区域的上表面并与该上表面间隔
开；在纳米片堆叠结构上形成第一绝缘间隔物，第一绝缘间隔物限定栅极间隔；在多个纳米
片之间的空间和鳍型有源区域的上表面和多个纳米片当中的最下面的纳米片之间的空间
中形成多个第二绝缘间隔物，每个具有多层结构；在鳍型有源区域上形成源极和漏极区域，
源极和漏极区域连接到纳米片堆叠结构的一端和多个第二绝缘间隔物的端部；以及在鳍型
有源区域上形成栅极，其中栅极在第二方向上延伸，围绕多个纳米片，并面对源极和漏极区
域，而多个第二绝缘间隔物在栅极与该源极和漏极区域之间。
根据本发明构思的另一个方面，一种集成电路器件包括：基板；鳍型有源区域，从
基板突出；多个源极和漏极区域，在鳍型有源区域上；多个纳米片，邻近于多个源极和漏极
区域，多个源极和漏极区域分别连接到多个纳米片的相反两端；以及多个绝缘间隔物，设置
在多个纳米片中的相邻纳米片之间，每个绝缘间隔物具有多层结构。
应指出，关于一个实施方式描述的本发明构思的方面可以被结合在不同的实施方
式中，尽管没有对于其进行具体的描述。也就是，所有实施方式和/或任何实施方式的特征
可以以任何方式和/或组合来结合。本发明构思的这些和其它的方面在下面阐述的说明书
中详细说明。
附图说明
从以下结合附图的详细描述，本发明构思的实施方式将被更清楚地理解，附图中：
图1A至图1C是示出根据本发明构思的实施方式的集成电路器件的图，其中图1A是
集成电路器件的主要元件的平面布局图，图1B是该集成电路器件沿着图1A的线X-X'剖取的
截面图，图1C是该集成电路器件沿着图1A的线Y-Y'剖取的截面图；
图2A至图2C是根据本发明构思的实施方式的可用于集成电路器件中的各种多层
结构的第二绝缘间隔物的配置的截面图；
图3是根据本发明构思的另一些实施方式的集成电路器件的截面图；
图4A至图4C是根据本发明构思的另一些实施方式的可用于集成电路器件中的各
种多层结构的第二绝缘间隔物的配置的截面图；
图5至图26是示出根据本发明构思的实施方式的基于工艺顺序的制造集成电路器
件的方法的截面图，其中图5、6A、7A、8A、9A、10A、11A、12至14、15A、16A和17至26是与沿着图
1A的线X-X'剖取的截面图对应的部分的截面图，图6B、7B、8B、9B、10B和11B是与沿着图1A的
线Y-Y'剖取的截面图对应的部分的截面图；
图27至图31是示出根据本发明构思的另一些实施方式的基于工艺顺序的制造集
成电路器件方法的截面图；
图32是根据本发明构思的实施方式的电子装置的方框图；以及
图33是根据本发明构思的实施方式的电子系统的方框图。
具体实施方式
在下文，本发明构思将通过参照附图说明本发明的实施方式而被详细描述。附图
中的相同的附图标记表示相同的元件，因此将省略其描述。在本说明书中，术语“纳米片”可
以表示具有从约1至约100nm的厚度的二维结构。
图1A至1C是示出根据本发明构思的实施方式的集成电路器件100的图，其中图1A
是集成电路器件100的主要元件的平面布局图，图1B是集成电路器件100沿着图1A的线X-X'
剖取的截面图，图1C是集成电路器件100沿着图1A的线Y-Y'剖取的截面图。
参照图1A至图1C，集成电路器件100可以包括：多个鳍型有源区域FA，从基板102突
出并在第一方向(X方向)上延伸；以及多个纳米片堆叠结构NSS，与多个鳍型有源区域FA的
上表面104间隔开并面对多个鳍型有源区域FA的上表面104。
限定多个鳍型有源区域FA的第一沟槽T1和限定器件区域DR的第二沟槽T2可以形
成在基板102中。第二沟槽T2可以比第一沟槽T1深。
多个鳍型有源区域FA的下侧壁可以被填充第一沟槽T1的浅沟槽隔离(STI)层114
覆盖。STI层114可以包括共形地覆盖第一沟槽T1的内壁的绝缘衬层114A和在绝缘衬层114A
上的填充第一沟槽T1的间隙填充绝缘层114B。第二沟槽T2可以用器件隔离层116填充。多个
鳍型有源区域FA的上表面104的水平面、STI层114的上表面的水平面和器件隔离层116的上
表面的水平面可以彼此相同或相似。
多个栅极150可以在多个鳍型有源区域FA上在交叉第一方向的第二方向(Y方向)
上延伸。多个鳍型有源区域FA的上表面104可以具有第一水平面LV1。
多个纳米片堆叠结构NSS可以与多个鳍型有源区域FA的上表面104间隔开。多个纳
米片堆叠结构NSS可以包括多个纳米片N1、N2和N3，该多个纳米片N1、N2和N3在距基板102比
第一水平面LV1更远的第二水平面LV2处平行于多个鳍型有源区域FA的上表面104延伸。本
示例描述了这样的配置，其中多个纳米片堆叠结构NSS和多个栅极150形成在单个鳍型有源
区域FA上，并且多个纳米片堆叠结构NSS在单个鳍型有源区域FA上布置在沿着鳍型有源区
域FA的延伸方向(X方向)的线上，但是本发明构思不限于此。布置在单个鳍型有源区域FA上
的纳米片堆叠结构NSS的数量没有被特别限制。例如，单个纳米片堆叠结构NSS可以形成在
单个鳍型有源区域FA上。
构成多个纳米片堆叠结构NSS的多个纳米片N1、N2和N3可以一个接着一个地顺序
堆叠在多个鳍型有源区域FA的上表面104上。本示例描述了其中单个纳米片堆叠结构NSS包
括三个纳米片N1、N2和N3的情况，但是本发明构思不限于此。例如，三个纳米片N1、N2和N3的
每个可以包括一个纳米片，并可以根据需要而包括被不同地选择的多个纳米片。多个纳米
片N1、N2和N3的每个可以包括沟道区域。
多个栅极150可以形成为围绕多个纳米片N1、N2和N3中的至少一些同时覆盖纳米
片堆叠结构NSS。多个栅极150的每个可以包括覆盖纳米片堆叠结构NSS的上表面的主栅极
部分150M以及形成在鳍型有源区域FA与纳米片N1之间和纳米片N1、N2和N3中的相邻纳米片
之间的空间中的多个子栅极部分150S。多个子栅极部分150S的每个的厚度小于主栅极部分
150M的厚度。在这点上，多个子栅极部分150S的厚度和主栅极部分150M的厚度指的是在图
1A至图1C中的Z方向上的厚度。
栅极介电层145可以形成在纳米片堆叠结构NSS和栅极150之间。
多个纳米片N1、N2和N3可以形成在鳍型有源区域FA和栅极150之间的空间中且在
由栅极150覆盖的交叠区域OR中。在X-Y平面中，包括多个纳米片N1、N2和N3的纳米片堆叠结
构NSS可以具有比交叠区域OR的平面面积大的平面面积。图1A示出其中纳米片堆叠结构NSS
的平面形状为大致矩形形状的情况，但是本发明构思不限于此。纳米片堆叠结构NSS可以具
有根据鳍型有源区域FA的平面形状和栅极150的平面形状的各种平面形状。
基板102可以包括元素半导体诸如Si和Ge或者化合物半导体诸如SiGe、SiC、GaAs、
InAs和InP。在某些实施方式中，基板102可以包括III-V族材料和IV族材料中的至少一种。
III-V族材料可以包括具有至少一个III族元素和至少一个V族元素的二元、三元或四元化
合物。III-V族材料可以为包括作为III族元素的In、Ga和Al中的至少一个元素以及作为V族
元素的As、P和Sb中的至少一个元素的化合物。例如，III-V族材料可以选自InP、InzGa1-zAs
(0≤z≤1)和AlzGa1-zAs(0≤z≤1)。二元化合物可以为例如InP、GaAs、InAs、InSb和GaSb之
一。三元化合物可以为InGaP、InGaAs、AlInAs、InGaSb、GaAsSb和GaAsP之一。IV族材料可以
为Si或Ge。然而，本发明构思的实施方式不限于III-V族材料和IV族材料的以上示例。III-V
族材料和IV族材料(诸如Ge)可以用作用于形成具有低功耗和高运行速度的晶体管的沟道
材料。高性能的互补金属氧化物半导体(CMOS)可以采用包括具有比Si基板高的电子迁移率
的III-V族材料诸如GaAs的半导体基板以及具有空穴迁移率比Si基板高的诸如Ge的半导体
材料的半导体基板制造。在某些实施方式中，当NMOS晶体管形成在基板102上时，基板102可
以包括以上描述的III-V族材料之一。在某些其它的实施方式中，当PMOS晶体管形成在基板
102上时，基板102的至少一部分可以包括Ge。在另一些实施方式中，基板102可以具有绝缘
体上硅(SOI)结构。基板102可以包括导电区域，例如掺杂有杂质的阱或掺杂有杂质的结构。
在某些实施方式中，多个纳米片N1、N2和N3可以包括单一材料。在某些实施方式
中，多个纳米片N1、N2和N3可以由与基板102相同的材料形成。
覆盖第一沟槽T1的内壁的绝缘衬层114A可以包括氧化物层、SiN(硅氮化物)、SiON
(硅氧氮化物)、SiBN(硅硼氮化物)、SiC(碳化硅)、SiC:H、SiCN、SiCN:H、SiOCN、SiOCN:H、
SiOC(硅碳氧化物)、SiO2(二氧化硅)、多晶硅或其组合。在某些实施方式中，绝缘衬层114A
可以具有在从约至约的范围内的厚度。
在某些实施方式中，间隙填充绝缘层114B可以包括氧化物层。在某些实施方式中，
间隙填充绝缘层114B可以包括通过沉积工艺或涂覆工艺形成的氧化物层。在某些实施方式
中，间隙填充绝缘层114B可以包括通过可流动化学气相沉积(FCVD)或旋涂工艺形成的氧化
物层。例如，间隙填充绝缘层114B可以包括氟化硅酸盐玻璃(FSG)、非掺杂的硅酸盐玻璃
(USG)、硼磷硅酸盐玻璃(BPSG)、磷硅酸盐玻璃(PSG)、可流动氧化物(FOX)、等离子体增强四
乙基原硅酸盐(PE-TEOS)或东燃硅氮烷(TOSZ)，但是不限于此。
填充在第二沟槽T2中的器件隔离层116可以包括氧化物层、氮化物层或其组合。在
某些实施方式中，器件隔离层116和间隙填充绝缘层114B可以包括相同的材料。
栅极介电层145可以具有界面层和高介电层的堆叠结构。界面层可以修复多个鳍
型有源区域FA的上表面104和多个纳米片N1、N2和N3的表面与高介电层的表面之间的界面
缺陷。在某些实施方式中，界面层可以包括具有9或更低的介电常数的低介电材料层，诸如
硅氧化物层、硅氧氮化物层或其组合。在某些其它的实施方式中，界面层可以包括硅酸盐、
硅酸盐和硅氧化物层的组合、或者硅酸盐和硅氧氮化物层的组合。在某些实施方式中，界面
层可以被省略。高介电层可以包括具有比硅氧化物层的介电常数大的介电常数的材料。例
如，高介电层可以具有约10至约25的介电常数。高介电层可以包括选自铪氧化物、铪氧氮化
物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶
钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物、铅锌铌酸盐及其
组合，但是不限于此。高介电层可以通过原子层沉积(ALD)、化学气相沉积(CVD)或物理气相
沉积(PVD)工艺形成。高介电层可以具有在从约至约的范围内的厚度，但是不限
于此。
栅极150可以包括用于调节功函数的包含金属的层以及形成在用于调节功函数的
包含金属的层的上部上的用于填充间隙的包含金属的层。在某些实施方式中，栅极150可以
具有这样的结构，其中金属氮化物层、金属层、导电覆盖层和间隙填充金属层被顺序堆叠。
金属氮化物层和金属层可以每个包括选自Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er和Pd
中的至少一种金属材料。金属氮化物层和金属层可以通过ALD工艺、金属有机ALD(MOALD)工
艺或金属有机CVD(MOCVD)工艺形成。导电覆盖层可以用作保护层，用于防止或减少金属层
的表面的氧化。此外，导电覆盖层可以用作浸润层，使另一个导电层在金属层上的沉积容
易。导电覆盖层可以包括金属氮化物层，例如TiN、TaN或其组合，但是不限于此。间隙填充金
属层可以在导电覆盖层上延伸。间隙填充金属层可以包括W层。间隙填充金属层可以通过
ALD、CVD或PVD工艺形成。间隙填充金属层可以嵌入由导电覆盖层的上表面上的区域之间的
台阶形成的凹陷空间而没有空洞。在某些实施方式中，栅极150可以包括TiAlC/TiN/W的堆
叠结构、TiN/TaN/TiAlC/TiN/W的堆叠结构或者TiN/TaN/TiN/TiAlC/TiN/W的堆叠结构。在
上面的堆叠结构中，TiAlC层或TiN层可以用作调节功函数的包含金属的层。
多个源极和漏极区域162可以形成在鳍型有源区域FA上。多个源极和漏极区域162
可以分别连接到多个纳米片N1、N2和N3的与该多个源极和漏极区域162相邻的端部。
多个源极和漏极区域162可以包括从多个纳米片N1、N2和N3外延生长的半导体层
162A。源极和漏极区域162可以具有嵌入的SiGe结构，该嵌入的SiGe结构包括外延生长的Si
层、外延生长的SiC层和外延生长的多个SiGe层。多个源极和漏极区域162还可以包括形成
在半导体层162A上的金属硅化物层162B。在某些实施方式中，金属硅化物层162B可以包括
钛硅化物，但是不限于此。在某些实施方式中，金属硅化物层162B可以被省略。
顺序覆盖栅极150的侧壁的绝缘衬层134、第一绝缘间隔物136和保护层138可以形
成在多个纳米片堆叠结构NSS上。保护层138可以延伸以覆盖多个源极和漏极区域162。绝缘
衬层134、第一绝缘间隔物136和保护层138可以包括硅氮化物层，但是不限于此。在某些实
施方式中，保护层138可以被省略。
绝缘衬层134、第一绝缘间隔物136和保护层138可以覆盖包括在栅极150中的主栅
极部分150M的侧壁。
接触源极和漏极区域162的第二绝缘间隔物140可以形成在多个纳米片N1、N2和N3
之间的空间中。第二绝缘间隔物140可以设置在多个纳米片N1、N2和N3之间的空间中且在子
栅极部分150S与源极和漏极区域162之间。第二绝缘间隔物140可以覆盖多个子栅极部分
150S中的至少一些的侧壁。在图1B所示的集成电路器件100中，三个子栅极部分150S当中的
除了最靠近鳍型有源区域FA的子栅极部分150S之外的两个子栅极部分150S的两个侧壁可
以被第二绝缘间隔物140覆盖。如图1B所示，三个子栅极部分150S当中的最靠近鳍型有源区
域FA的子栅极部分150S的两个侧壁可以由覆盖鳍型有源区域FA的上表面104的缓冲半导体
层106覆盖。缓冲半导体层106可以包括与鳍型有源区域FA和多个纳米片N1、N2和N3的材料
不同的材料。例如，鳍型有源区域FA可以包括Si，缓冲半导体层106可以包括Ge。
第一绝缘间隔物136和第二绝缘间隔物140可以包括不同的材料。在某些实施方式
中，第一绝缘间隔物136可以包括硅氮化物层，第二绝缘间隔物140可以包括硅氮化物层，还
包括氧(O)原子、硼(B)原子、碳(C)原子或包括其组合的原子。在某些其它的实施方式中，第
一绝缘间隔物136可以包括无法在其表面上进行半导体原子的引晶(seeding)和外延生长
的绝缘层，第二绝缘间隔物140可以包括在其表面的至少一部分上可进行半导体原子的引
晶和外延生长的绝缘层。例如，第一绝缘间隔物136可以包括SiN层，第二绝缘间隔物140可
以包括SiON层。SiON层可以形成为与源极和漏极区域162的半导体层162A接触。
在某些实施方式中，多个第二绝缘间隔物140中的至少一些可以包括空气间隔
(air space)。
多个第二绝缘间隔物140可以每个具有多层结构。在某些实施方式中，多个第二绝
缘间隔物140可以每个包括选自空气间隔、SiN、SiCN、SiBN、SiON、SiOCN、SiBCN、SiOC和SiO2
中的至少一种绝缘体。例如，多个第二绝缘间隔物140可以每个具有至少三层结构。至少三
层结构的一部分可以为空气间隔。
图2A至图2C是通过放大与图1B中的区域II对应的部分的各种多层结构的第二绝
缘间隔物140A、140B和140C的构造的截面图，第二绝缘间隔物140A、140B和140C可以用作根
据本发明构思的实施方式的集成电路器件100的第二绝缘间隔物140。
如图2A所示，第二绝缘间隔物140A可以包括第一衬层142A、第二衬层144A和空气
间隔AS1。
第一衬层142A可以具有面对栅极150的子栅极部分150S的表面和面对多个纳米片
N1、N2和N3中的至少一个的表面，并可以包括不包含氧的第一绝缘材料。
第二衬层144A可以与子栅极部分150S和纳米片N1、N2和N3间隔开而使第一衬层
142A插设在其间，并可以包括与第一绝缘材料不同的第二绝缘材料。
空气间隔AS1可以由第二衬层144A限定。
在某些实施方式中，第一衬层142A可以包括SiN、SiCN和SiBN之一，第二衬层144A
可以包括SiON、SiOCN和SiBCN之一。
在某些实施方式中，构成第一衬层142A的第一绝缘材料可以不包括氧，构成第二
衬层144A的第二绝缘材料可以具有在从约0至约50原子％的范围内的氧含量。
如图2B所示，第二绝缘间隔物140B可以包括第一衬层142B、第二衬层144B和埋入
层146B。
第一衬层142B可以具有面对栅极150的子栅极部分150S的表面和面对多个纳米片
N1、N2和N3中的至少一个的表面，并可以包括不包含氧的第一绝缘材料。
第二衬层144B可以与子栅极部分150S和纳米片N1、N2和N3间隔开而使第一衬层
142B插设在其间，并可以包括与第一绝缘材料不同的第二绝缘材料。
埋入层146B可以填充由第二衬层142B限定的空间的至少一部分，并可以包括与第
二绝缘材料不同的第三绝缘材料。
在某些实施方式中，第一衬层142B可以包括SiN、SiCN和SiBN之一，第二衬层144B
和埋入层146B可以包括选自SiON、SiOCN和SiBCN的不同材料。
在某些实施方式中，构成第一衬层142B的第一绝缘材料可以不包括氧，并且分别
构成第二衬层144B和埋入层146B的第二绝缘材料和第三绝缘材料可以具有在从约0至约50
原子％的范围内的氧含量。
如图2C所示，第二绝缘间隔物140C可以包括第一衬层142C、第二衬层144C、空气间
隔AS2和部分埋入层146C。
第一衬层142C可以具有面对栅极150的子栅极部分150S的表面和面对多个纳米片
N1、N2和N3中的至少一个的表面，并可以包括不包含氧的第一绝缘材料。
第二衬层144C可以与子栅极部分150S和纳米片N1、N2和N3间隔开而使第一衬层
142C插设在其间，并可以包括与第一绝缘材料不同的第二绝缘材料。
空气间隔AS2可以由第二衬层144C部分地限定。
部分埋入层146C与第二衬层144C一起可以限定空气间隔AS2。
在某些实施方式中，第一衬层142C可以包括SiN、SiCN和SiBN之一，第二衬层144C
和部分埋入层146C可以包括选自SiON、SiOCN和SiBCN的不同材料。
在某些实施方式中，构成第一衬层142C的第一绝缘材料可以不包括氧，构成第二
衬层144C和部分埋入层146C的材料可以具有在从约0至约50原子％的范围内的氧含量。
参照图1A至图1C，栅极间绝缘层172和层间绝缘层174可以顺序地形成在多个源
极/漏极区域162上。栅极间绝缘层172和层间绝缘层174可以包括硅氮化物层，但是不限于
此。
接触插塞190可以连接到多个源极和漏极区域162中的每个。接触插塞190可以穿
过层间绝缘层174、栅极间绝缘层172和保护层138，并可以连接到多个源极和漏极区域162。
金属硅化物层162B可以设置在半导体层162A和接触插塞190之间。接触插塞190可以包括金
属、导电金属氮化物或其组合。例如，接触插塞190可以包括W、Cu、Al、Ti、Ta、TiN、TaN、其合
金或其组合，但是不限于此。本发明构思的实施方式不限于以上的材料。
以上参照图1A至图2C描述的集成电路器件100可以包括在形成于鳍型有源区域FA
上的多个纳米片N1、N2和N3之间的空间中接触源极和漏极区域162的多个第二绝缘间隔物
140。多个第二绝缘间隔物140可以形成为多层结构或者可以形成为包括空气间隔，因此可
以减小栅极150的存在于多个纳米片N1、N2和N3之间的空间中的子栅极部分150S与源极和
漏极区域162之间的电容，从而减小有效开关电容Ceff。
图3是根据本发明构思的另一些实施方式的集成电路器件200的截面图。图3所示
的集成电路器件200可以具有与图1A所示的平面布局图中示出的相同的布局。图3示出沿着
图1A的线X-X’剖取的截面图，相同的附图标记用于表示与图1A至图2C中的相同的元件，并
省略其详细描述。
图3所示的集成电路器件200可以大体具有与图1A至图1C所示的集成电路器件100
相同的构造，除了集成电路器件200可以不包括图1B所示的缓冲半导体层106之外。在集成
电路器件200中，子栅极部分150S也可以不仅形成在多个纳米片N1、N2和N3之间的空间中，
而且可以形成在鳍型有源区域FA和纳米片N1之间的空间中。多个第二绝缘间隔物140和多
个第二绝缘间隔物240可以包括形成在多个纳米片N1、N2和N3之间的空间中的多个第二绝
缘间隔物140以及形成在鳍型有源区域FA和纳米片N1之间的空间中与源极和漏极区域162
接触的第二绝缘间隔物240。第二绝缘间隔物140和240可以设置在鳍型有源区域FA的上表
面104和多个纳米片N1、N2和N3之间的空间中且在子栅极部分150S与源极和漏极区域162之
间。第二绝缘间隔物140和240可以覆盖多个子栅极部分150S的侧壁。第二绝缘间隔物140和
240当中的最靠近基板102的第二绝缘间隔物240的厚度可以大于其它第二绝缘间隔物140
的厚度。第二绝缘间隔物240的更详细的构造总体上与参照图1A至图2C描述的第二绝缘间
隔物140的构造相同。
图4A至图4C是通过放大与图3所示的区域IV对应的部分的各种多层结构的第二绝
缘间隔物140A、140B、140C、240A、240B和240C的构造的截面图，该各种多层结构的第二绝缘
间隔物140A、140B、140C、240A、240B和240C可以用作根据另一些实施方式的集成电路器件
200的第二绝缘间隔物140和240。在图4A至图4C中，相同的附图标记用于表示图1A至图3中
相同的元件，并省略其详细描述。
图4A的第二绝缘间隔物240A可以包括第一衬层242A、第二衬层244A和空气间隔
AS21。
第一衬层242A可以具有面对栅极150的多个子栅极部分150S当中的最靠近鳍型有
源区域FA的子栅极部分150S的表面、面对多个纳米片N1、N2和N3当中的最靠近鳍型有源区
域FA的纳米片N1的表面、以及面对鳍型有源区域FA的表面，并可以包括不包含氧的第一绝
缘材料。
第二衬层244A可以与鳍型有源区域FA、子栅极部分150S和纳米片N1间隔开而使第
一衬层242A插设在其间，并可以包括与第一绝缘材料不同的第二绝缘材料。
空气间隔AS21可以由第二衬层244A限定。
第一衬层242A和第二衬层244A的更详细的描述总体上与参照图2A关于第一衬层
142A和第二衬层144A描述的相同。
图4B的第二绝缘间隔物240B可以包括第一衬层242B、第二衬层244B和埋入层
246B。
第一衬层242B可以具有面对栅极150的多个子栅极部分150S当中的最靠近鳍型有
源区域FA的子栅极部分150S的表面、面对多个纳米片N1、N2和N3当中的最靠近鳍型有源区
域FA的纳米片N1的表面、以及面对鳍型有源区域FA的表面，并可以包括不包含氧的第一绝
缘材料。
第二衬层244B可以与鳍型有源区域FA、子栅极部分150S和纳米片N1间隔开而使第
一衬层242B插设在其间，并可以包括与第一绝缘材料不同的第二绝缘材料。
埋入层246B可以填充由第二衬层242B限定的空间的至少一部分，并可以包括与第
二绝缘材料不同的第三绝缘材料。
第一衬层242B、第二衬层244B和埋入层246B的更详细的描述与参照图2B关于第一
衬层142b、第二衬层144B和埋入层146B所描述的总体上相同。
图4C的第二绝缘间隔物240C可以包括第一衬层242C、第二衬层244C、空气间隔
AS22和部分埋入层246C。
第一衬层242C可以具有面对栅极150的多个子栅极部分150S当中的最靠近鳍型有
源区域FA的子栅极部分150S的表面、面对多个纳米片N1、N2和N3当中的最靠近鳍型有源区
域FA的纳米片N1的表面、以及面对鳍型有源区域FA的表面，并可以包括不包含氧的第一绝
缘材料。
第二衬层244C可以与鳍型有源区域FA、子栅极部分150S和纳米片N1间隔开而使第
一衬层242C插设在其间，并可以包括与第一绝缘材料不同的第二绝缘材料。
空气间隔AS22可以由第二衬层244C部分地限定。
部分埋入层246C与第二衬层244C一起可以限定空气间隔AS22。
第一衬层242C、第二衬层244c、空气间隔AS22和部分埋入层246C的更详细的描述
与参照图2C关于第一衬层142C、第二衬层144C、空气间隔AS2和部分埋入层146C所描述的总
体上相同。
以上参照图3至图4C描述的集成电路器件200可以包括接触源极和漏极区域162的
多个第二绝缘间隔物140和240，该多个第二绝缘间隔物140和240不仅在多个纳米片N1、N2
和N3之间的空间中而且在鳍型有源区域FA和纳米片N1之间的空间中。多个第二绝缘间隔物
140和240的每个可以形成为多层结构，或者多个第二绝缘间隔物140和240中的一些可以配
置为空气间隔，因此可以减小栅极150的存在于鳍型有源区域FA和多个纳米片N1、N2和N3之
间的空间中的子栅极部分150S与源极和漏极区域162之间的电容，从而减小有效开关电容
Ceff。
图5至图26是示出根据本发明构思的实施方式的基于工艺顺序的制造集成电路器
件100方法的截面图。制造图1A至图1C所示的集成电路器件100的方法将参照图5至图26描
述。在图5至图26中，图5、6A、7A、8A、9A、10A、11A、12至14、15A、16A和17至26是与沿着图1A的
线X-X'剖取的截面对应的部分的截面图，图6B、7B、8B、9B、10B和11B是与沿着图1A的线Y-Y'
剖取的截面对应的部分的截面图。在图5至图26中，相同的附图标记用于表示与图1A至图2C
中相同的元件，并省略其详细描述。
参照图5，多个牺牲半导体层106S和多个纳米片半导体层NS可以交替地堆叠在基
板102上。
多个牺牲半导体层106S和多个纳米片半导体层NS可以包括不同的半导体材料。在
某些实施方式中，多个牺牲半导体层106S可以包括SiGe，并且多个纳米片半导体层NS可以
包括Si，但是本发明构思的实施方式不限于此。
多个牺牲半导体层106S当中的最靠近基板102的牺牲半导体层106S的厚度可以大
于其它牺牲半导体层106S的厚度，但是不限于此。例如，牺牲半导体层106S可以具有相同的
厚度。
参照图6A和图6B，掩模图案MP可以形成在多个牺牲半导体层106S和多个纳米片半
导体层NS的堆叠结构上。
掩模图案MP可以包括彼此平行地在一个方向(X方向)上延伸的多个线图案。
掩模图案MP可以包括焊盘氧化物层图案512和硬掩模图案514。硬掩模图案514可
以包括硅氮化物、多晶硅、旋涂硬掩模(SOH)材料或其组合，但是不限于此。在某些实施方式
中，SOH材料可以包括具有相对于SOH材料的总重量的在从约85w％至约99w％的范围内的相
对高的碳含量的碳氢化合物或其衍生物。
参照图7A和图7B，牺牲半导体层106S和多个纳米片半导体层NS的堆叠结构可以通
过采用掩模图案MP作为蚀刻掩模而形成，并且多个第一沟槽T1可以通过蚀刻基板102的一
部分而形成。结果，可以形成由多个第一沟槽T1限定的多个鳍型有源区域FA。
在形成多个鳍型有源区域FA之后，牺牲半导体层106S和多个纳米片半导体层NS的
堆叠结构可以保留在多个鳍型有源区域FA上。
参照图8A和图8B，包括绝缘衬层114A和间隙填充绝缘层114B的STI层114可以形成
在多个第一沟槽T1中。
参照图9A和图9B，限定器件区域DR(见图1A)的第二沟槽T2可以通过从由多个鳍型
有源区域FA和STI层114形成的所得结构蚀刻部分结构而形成，并且器件隔离层116可以形
成在第二沟槽T2中。
参照图10A和图10B，保留在多个牺牲半导体层106S和多个纳米片半导体层NS的堆
叠结构上的掩模图案MP可以被去除，并且可以执行凹陷工艺以去除STI层114和器件隔离层
116的等于其部分厚度的上部。
凹陷工艺可以对STI层114和器件隔离层116的每个的上表面进行至与鳍型有源区
域FA的上表面104的水平面大致相同或类似。结果，可以暴露存在于多个鳍型有源区域FA上
的牺牲半导体层106S和多个纳米片半导体层NS的堆叠结构的侧壁。
干蚀刻、湿蚀刻或干蚀刻和湿蚀刻的组合可以用于进行凹陷工艺。
在某些实施方式中，在去除掩模图案MP之后，在执行凹陷工艺以去除STI层114的
上部和器件隔离层116的上部之前，用于调整阈值电压而注入杂质离子的杂质离子注入工
艺可以对多个纳米片半导体层NS的上部和多个鳍型有源区域FA的上部进行。在某些实施方
式中，在用于调整阈值电压而注入杂质离子的杂质离子注入工艺期间，硼(B)离子可以作为
杂质注入到其中形成NMOS晶体管的区域中，并且磷(P)或砷(As)离子可以作为杂质注入到
其中形成PMOS晶体管的区域中。
参照图11A和图11B，延伸跨过多个鳍型有源区域FA的多个虚设栅极结构DGS可以
形成在多个鳍型有源区域FA上。
虚设栅极结构DGS可以具有其中氧化物层D152、虚设栅极层D154和覆盖层D156被
顺序堆叠的结构。在形成虚设栅极结构DGS的示例中，氧化物层D152、虚设栅极层D154和覆
盖层D156可以顺序地形成以分别覆盖多个牺牲半导体层106S和多个纳米片半导体层NS(覆
盖多个鳍型有源区域FA)的堆叠结构的暴露表面、STI层114的上表面和器件隔离层116的上
表面，然后被图案化，因此氧化物层D152、虚设栅极层D154和覆盖层D156可以仅保留在需要
的地方。虚设栅极结构DGS可以形成为具有与图1A所示的栅极150的平面形状对应的平面形
状。
在某些实施方式中，虚设栅极层D154可以包括多晶硅，并且覆盖层D156可以包括
硅氮化物层，但是本发明构思的实施方式不限于此。
参照图12，绝缘衬层134可以形成为覆盖虚设栅极结构DGS的暴露表面、多个牺牲
半导体层106S和多个纳米片半导体层NS的堆叠结构的暴露表面、以及STI层114和器件隔离
层116的每个的上表面。
在某些实施方式中，绝缘衬层134可以包括硅氮化物层。
在某些实施方式中，在形成绝缘衬层134之后，晕环注入区域(halo implantation
region)可以通过在多个纳米片半导体层NS中注入杂质离子而形成在多个纳米片半导体层
NS中。为了形成晕环注入区域，硼(B)离子可以作为杂质被注入到其中形成NMOS晶体管的区
域中，磷(P)或砷(As)离子可以作为杂质被注入到其中形成PMOS晶体管的区域中。
参照图13，可以形成覆盖虚设栅极结构DGS的两个侧壁的第一绝缘间隔物136，多
个牺牲半导体层106S和多个纳米片半导体层NS的堆叠结构的一部分可以采用虚设栅极结
构DGS和第一绝缘间隔物136作为蚀刻掩模通过蚀刻而去除，并且包括多个纳米片N1、N2和
N3的多个纳米片堆叠结构NSS可以由多个纳米片半导体层NS形成。
为了形成第一绝缘间隔物136，在包括硅氮化物层的间隔物层可以形成在图12的
其中形成绝缘衬层134的所得结构上之后，第一绝缘间隔物136可以通过再次回蚀刻该间隔
物层而保留。
当蚀刻多个牺牲半导体层106S和多个纳米片半导体层NS的堆叠结构时，蚀刻工艺
可以利用多个牺牲半导体层106S当中的最下层的牺牲半导体层106S被暴露的时刻作为蚀
刻结束时刻而进行。因此，在形成多个纳米片堆叠结构NSS之后，覆盖鳍型有源区域FA的牺
牲半导体层106S可以暴露在多个纳米片堆叠结构NSS之间。在形成多个纳米片堆叠结构NSS
之后，牺牲半导体层106S可以保留在鳍型有源区域FA和多个纳米片堆叠结构NSS之间以及
在多个纳米片N1、N2和N3之间。
参照图14，通过去除暴露在多个纳米片堆叠结构NSS的每个的两侧处的多个牺牲
半导体层106S的某些，各向同性蚀刻工艺可以用于形成多个纳米片N1、N2和N3之间的凹陷
区域106R。
在形成凹陷区域106R期间，覆盖鳍型有源区域FA的最下面的牺牲半导体层106S的
暴露部分的上表面的一部分可以在多个纳米片N1、N2和N3之间去除。
在某些实施方式中，用于形成凹陷区域106R的各向同性蚀刻工艺可以通过湿蚀刻
工艺进行，该湿蚀刻工艺利用多个牺牲半导体层106S和多个纳米片堆叠结构NSS之间的蚀
刻选择性上的差异。
参照图15A，可以形成包括多个第二绝缘间隔物140的绝缘结构140L，多个第二绝
缘间隔物140填充多个纳米片堆叠结构NSS之间形成的凹陷区域106R(见图14)。
在某些实施方式中，绝缘结构140L可以包括多个绝缘层。
图15B至图15D是通过放大与图15A的区域P1对应的部分的各种绝缘结构140L1、
140L2和140L3的截面图，该各种绝缘结构140L1、140L2和140L3可用作包括多个第二绝缘间
隔物140的绝缘结构140L。
在某些实施方式中，为了形成图15A所示的包括第二绝缘间隔物140的绝缘结构
140L，可以形成图15B所示的包括第二绝缘间隔物140A的绝缘结构140L1。
绝缘结构140L1可以包括从凹陷区域106R(见图14)的内侧壁顺序形成的第一衬层
142A和第二衬层144A。绝缘结构140L1还可以包括在凹陷区域106R中的由第二衬层144A限
定的空气间隔AS1。
为了形成第一衬层142A和第二衬层144A，可以采用ALD工艺、CVD工艺、氧化工艺或
其组合。为了在凹陷区域106R中形成由第二衬层144A限定的空气间隔AS1，在用于形成第二
衬层144A的沉积工艺期间可以控制台阶覆盖特性。第二衬层144A可以形成为包括在多个纳
米片堆叠结构NSS之间的接触第一衬层142A的部分以及在多个纳米片堆叠结构NSS之间的
与第一衬层142A间隔开且在其间具有空气间隔AS1的部分。
第一衬层142A和第二衬层144A的更详细的描述与以上参照图2A描述的相同。
在某些其它的实施方式中，为了形成图15A所示的包括第二绝缘间隔物140的绝缘
结构140L，可以形成图15C所示的包括第二绝缘间隔物140B的绝缘结构140L2。
绝缘结构140L2可以包括从凹陷区域106R(见图14)的内侧壁顺序形成的第一衬层
142B、第二衬层144B和埋入层146B。第一衬层142B、第二衬层144B和埋入层146B可以包括不
同的材料。
为了形成第一衬层142B、第二衬层144B和埋入层146B，可以采用ALD工艺、CVD工
艺、氧化工艺或其组合。
第一衬层142B、第二衬层144B和埋入层146B的更详细的描述与以上参照图2B描述
的相同。
在某些其它的实施方式中，为了形成图15A所示的包括第二绝缘间隔物140的绝缘
结构140L，可以形成图15D所示的包括第二绝缘间隔物140C的绝缘结构140L3。
绝缘结构140L3可以包括从凹陷区域106R(见图14)的内侧壁顺序形成的第一衬层
142C、第二衬层144C和部分埋入层146C。绝缘结构140L3还可以包括在凹陷区域106R中的由
第二衬层144C和部分埋入层146C限定的空气间隔AS2。
为了形成第一衬层142C、第二衬层144C和部分埋入层146C，可以采用ALD工艺、CVD
工艺、氧化工艺或其组合。
在形成空气间隔AS2的示例中，在用于形成部分埋入层146C的沉积工艺期间可以
控制台阶覆盖特性，使得空气间隔AS2可以保留在凹陷区域106R中。
第一衬层142C、第二衬层144C和部分埋入层146C的更详细的描述与以上参照图2C
描述的相同。
参照图16A，填充凹陷区域106R的第二绝缘间隔物140可以通过去除绝缘结构140L
(见图15A)在凹陷区域106R(见图14)之外的部分而保留。
图16B至图16D是通过放大与图16A的区域P2对应的部分在去除绝缘结构140L在凹
陷区域106R(见图14)之外的部分之后获得的各种构造的截面图。
在某些实施方式中，如图16B所示，在去除绝缘结构140L在凹陷区域106R(见图14)
之外的部分之后保留在凹陷区域106R(见图14)中的第二绝缘间隔物140A可以包括第一衬
层142A和第二衬层144A。第二绝缘间隔物140A还可以包括由第一衬层142A和第二衬层144A
限定的空气间隔AS1。
在某些实施方式中，如图16C所示，在去除绝缘结构140L在凹陷区域106R(见图14)
之外的部分之后保留在凹陷区域106R(见图14)中的第二绝缘间隔物140B可以包括第一衬
层142B、第二衬层144B和埋入层146B。
在某些实施方式中，如图16D所示，在去除绝缘结构140L在凹陷区域106R(见图14)
之外的部分之后保留在凹陷区域106R(见图14)中的第二绝缘间隔物140C可以包括第一衬
层142C、第二衬层144C和部分埋入层146C。第二绝缘间隔物140C还可以包括由第二衬层
144C和部分埋入层146C限定的空气间隔AS2。
参照图16A，在去除图15A所示的绝缘结构140L在凹陷区域106R(见图14)之外的部
分之后，可以暴露纳米片N1、N2和N3的两个侧壁、多个第二绝缘间隔物140和多个牺牲半导
体层106S当中的最下层的牺牲半导体层106S。
参照图17，纳米片N1、N2和N3的暴露侧壁和多个牺牲半导体层106S当中的最下层
的牺牲半导体层106S的暴露表面可以暴露在清洁环境148中，因此自然氧化物层可以从暴
露的两个侧壁和暴露的表面去除。
在某些实施方式中，采用湿清洁工艺的第一清洁工艺、采用SiCoNiTM蚀刻工艺的第
二清洁工艺或其组合可以用作清洁环境148。在湿清洁工艺期间，可以采用DHF(稀释的HF)、
NH4OH、TMAH(氢氧化四甲基铵)、KOH(氢氧化钾)溶液等。SiCoNiTM蚀刻工艺可以采用氨NH3的
氢源和三氟化氮NF3的氟源进行。
在用于去除自然氧化层的清洁工艺期间，构成第二绝缘间隔物140的绝缘层(具体
地，暴露到清洁环境148的绝缘层)可以配置为相对于清洁环境148具有耐蚀刻性的材料，因
此第二绝缘间隔物140可以在清洁环境148下去除自然氧化物层期间不损耗。构成第二绝缘
间隔物140的适当绝缘材料的更多细节与参照图2A至图2C描述的相同。
参照图18，用于形成源极和漏极区域162(见图1B)的半导体层162A可以通过从多
个纳米片N1、N2和N3的从其去除自然氧化物层的两个暴露的侧壁外延生长半导体材料而形
成。
如以上参照图1A至图1C所述的，第一绝缘间隔物136可以包括在其表面上无法进
行半导体原子的引晶和外延生长的绝缘层，并且第二绝缘间隔物140可以包括在其表面的
至少一部分上可以进行半导体原子的引晶和外延生长的绝缘层，因此用于形成半导体层
162A的外延生长工艺不仅可以在多个纳米片N1、N2和N3的暴露的两个侧壁上而且可以在第
二绝缘间隔物140的表面上进行，从而促进半导体层162A的形成并形成具有良好特性而没
有空隙的半导体层162A。
参照图19，可以形成保护层138，保护层138覆盖其中形成半导体层162A的所得结
构。
在某些实施方式中，保护层138可以包括硅氮化物层。为了形成保护层138，可以采
用ALD工艺或CVD工艺。
参照图20，在栅极间绝缘层172形成在保护层138上之后，覆盖层D156的上表面可
以通过平坦化栅极间绝缘层172而暴露。
参照图21，覆盖虚设栅极层D154的上表面的覆盖层D156(见图20)、围绕覆盖层
D156的绝缘衬层134、第一绝缘间隔物136和保护层138可以被回蚀刻，并且栅极间绝缘层
172的上部可以被抛光至等于其部分厚度的深度，使得栅极间绝缘层172的上表面可以位于
与虚设栅极层D154的上表面的水平面大致相同的水平面。
参照图22，可以去除通过栅极间绝缘层172暴露的虚设栅极层D154以及存在于虚
设栅极层D154之下的氧化物层D152，使得纳米片N3可以通过栅极间隔GS暴露。
参照图23，可以去除多个牺牲半导体层106S的保留在鳍型有源区域FA上的部分，
使得多个纳米片N1、N2和N3和鳍型有源区域FA的上表面104可以通过栅极间隔GS部分地暴
露。
多个牺牲半导体层106S当中的最下层的牺牲半导体层106S可以不被完全去除，使
得牺牲半导体层106S的一部分可以在第二绝缘间隔物140的下部保留在鳍型有源区域FA
上。牺牲半导体层106S的保留在鳍型有源区域FA上的部分可以构成缓冲半导体层106。
参照图24，在从多个纳米片N1、N2和N3和鳍型有源区域FA的暴露表面去除自然氧
化物层之后，栅极介电层145可以形成在由栅极间隔GS(见图23)暴露的表面上，并且覆盖栅
极间绝缘层172的栅极形成导电层150L可以在填充栅极间隔GS时形成在栅极介电层145上。
参照图25，可以去除栅极形成导电层150L(见图24)的上表面的一部分直到暴露栅
极间绝缘层172的上表面，并且可以形成填充栅极间隔GS的栅极150。
栅极150可以包括：主栅极部分150M，覆盖包括多个纳米片N1、N2和N3的纳米片堆
叠结构NSS的上表面；以及多个子栅极部分150S，连接到主栅极部分150M并形成在多个纳米
片N1、N2和N3之间的空间中。
参照图26，在形成覆盖栅极150和栅极间绝缘层172的层间绝缘层174之后，层间绝
缘层174和栅极间绝缘层172可以被部分地蚀刻，从而可以形成暴露多个半导体层162A的多
个接触孔190H。之后，金属硅化物层162B可以形成在多个半导体层162A的通过多个接触孔
190H暴露的上表面上，并且可以形成通过金属硅化物层162B分别连接到半导体层162A的多
个接触插塞190，因此可以形成图1A至图1C所示的集成电路器件100。
以上参照图5至图26描述的制造集成电路器件100的方法可以用于形成集成电路
器件100，该集成电路器件100在多个纳米片N1、N2和N3之间的空间中包括接触源极和漏极
区域162的多个第二绝缘间隔物140。具体地，多个第二绝缘间隔物140可以每个形成为多层
结构，或者多个第二绝缘间隔物140可以根据需要形成为包括空气间隔。因此，可以减小栅
极150的子栅极部分150S与源极和漏极区域162的半导体层162A之间的电容，从而容易实现
可减小有效开关电容Ceff的结构。
图27至图31是示出根据本发明构思的另一些实施方式的基于工艺顺序的制造集
成电路器件200的方法的截面图。现在将参照图27至图31描述制造图3所示的集成电路器件
200的方法。在图27至图31中，图27、28、29A、30A和31是与沿着图3的线X-X'剖取的截面对应
的部分的截面图。在图27至图31中，相同的附图标记用于表示图1A至图26中的相同的元件，
并省略其详细描述。
参照图27，可以进行参照图5至图13描述的工艺以在鳍型有源区域FA上形成包括
多个纳米片N1、N2和N3的多个纳米片堆叠结构NSS。
然而，与参照图13描述的不同，在本示例中，当蚀刻多个牺牲半导体层106S和多个
纳米片半导体层NS的堆叠结构时，可以进行蚀刻工艺直到暴露鳍型有源区域FA的上表面。
因此，在形成多个纳米片堆叠结构NSS之后，鳍型有源区域FA可以暴露在多个纳米片堆叠结
构NSS之间。
参照图28，以与以上参照图14描述的相同的方式，可以去除暴露在多个纳米片堆
叠结构NSS的每个的两侧的多个牺牲半导体层106S的某些，因此凹陷区域106R可以形成在
多个纳米片堆叠结构NSS之间。然而，在本示例中，额外凹陷区域106R可以形成在多个纳米
片堆叠结构NSS中的最下层的纳米片N1和鳍型有源区域FA之间。
参照图29A，以与参照图15A描述的类似的方式，可以形成包括填充凹陷区域106R
(见图28)的多个第二绝缘间隔物140和240的绝缘结构140L。形成在最下层的纳米片N1和鳍
型有源区域FA之间的凹陷区域106R中的第二绝缘间隔物240的厚度可以大于形成在多个纳
米片N1、N2和N3之间的凹陷区域106R中的第二绝缘间隔物140的厚度。
图29B至图29D是通过放大与图29A的区域P3对应的部分的各种绝缘结构140L1、
140L2和140L3的截面图，该各种绝缘结构140L1、140L2和140L3可以用作包括多个第二绝缘
间隔物140和240的绝缘结构140L。
在某些实施方式中，为了形成图29A所示的包括第二绝缘间隔物140和240的绝缘
结构140L，以与参照图15B描述的类似的方式，可以形成图29B所示的包括第二绝缘间隔物
140A和240A的绝缘结构140L1。
绝缘结构140L1可以形成为在多个纳米片N1、N2和N3之间的空间以及在鳍型有源
区域FA的上表面和多个纳米片N1、N2和N3当中的最下层的纳米片N1之间的空间中包括空气
间隔AS1。在绝缘结构140L1中，形成在多个纳米片N1、N2和N3当中的最下层的纳米片N1和鳍
型有源区域FA之间的凹陷区域106R(见图28)中的第二绝缘间隔物240A可以具有与多个纳
米片N1、N2和N3之间的第二绝缘间隔物140A总体上相同的构造。然而，第二绝缘间隔物240A
的厚度可以大于第二绝缘间隔物140A的厚度。
在某些其它的实施方式中，为了形成图29A所示的包括第二绝缘间隔物140和240
的绝缘结构140L，以与参照图15C描述的类似的方式，可以形成图29C所示的包括第二绝缘
间隔物140B和240B的绝缘结构140L2。在绝缘结构140L2中，形成在多个纳米片N1、N2和N3当
中的最下层的纳米片N1和鳍型有源区域FA之间的凹陷区域106R(见图28)中的第二绝缘间
隔物240B可以具有与多个纳米片N1、N2和N3之间的第二绝缘间隔物140B总体上相同的构
造。然而，第二绝缘间隔物240B的厚度可以大于第二绝缘间隔物140B的厚度。
在某些其它的实施方式中，为了形成图29A所示的包括第二绝缘间隔物140和240
的绝缘结构140L，以与参照图15D描述的类似的方式，可以形成图29D所示的包括第二绝缘
间隔物140C和240C的绝缘结构140L3。
绝缘结构140L3可以形成为在多个纳米片N1、N2和N3之间的空间以及在鳍型有源
区域FA的上表面和多个纳米片N1、N2和N3当中的最下层的纳米片N1之间的空间中包括空气
间隔AS2。在绝缘结构140L3中，形成在多个纳米片N1、N2和N3当中的最下层的纳米片N1和鳍
型有源区域FA之间的凹陷区域106R(见图28)中的第二绝缘间隔物240C可以具有与多个纳
米片N1、N2和N3之间的第二绝缘间隔物140C总体上相同的构造。然而，第二绝缘间隔物240C
的厚度可以大于第二绝缘间隔物140C的厚度。
参照图30A，以与参照图16A描述的类似的方式，填充凹陷区域106R的第二绝缘间
隔物140和240可以通过去除绝缘结构140L(见图29A)在凹陷区域106R(见图28)之外的部分
而保留。
图30B至图30D是通过放大与图30A的区域P4对应的部分在去除绝缘结构140L在凹
陷区域106R(见图28)之外的部分之后获得的各种构造的截面图。
参照图30B至图30D，第二绝缘间隔物140A、140B和140C可以形成在多个纳米片N1、
N2和N3之间的凹陷区域106R(见图28)中，并且第二绝缘间隔物240A、240B和240C可以形成
在多个纳米片N1、N2和N3当中的最下层的纳米片N1和鳍型有源区域FA之间的凹陷区域106R
(见图28)中。
参照图31，可以在图30A的所得结构上进行参照图17至图26描述的工艺，因此可以
形成集成电路器件200。
以上参照图27至图31描述的制造集成电路器件200的方法可以用于形成集成电路
器件200，该集成电路器件200包括在多个纳米片N1、N2和N3之间的空间以及在多个纳米片
N1、N2和N3当中的最下层的纳米片N1和鳍型有源区域FA之间的空间中的接触源极和漏极区
域162的多个第二绝缘间隔物140和240。具体地，多个第二绝缘间隔物140和240的每个可以
形成为多层结构，或者多个第二绝缘间隔物140和240可以形成为包括空气间隔，如果需要。
因此，可以减小栅极150的子栅极部分150S与源极和漏极区域162之间的电容，从而实现用
于减小有效开关电容Ceff的结构。
尽管以上参照图5至图31描述了制造图1A至图1C所示的集成电路器件100和图3所
示的集成电路器件200的方法，但是本领域普通技术人员将理解，具有与集成电路器件100
和200类似的结构的各种集成电路器件可以通过在本发明构思的范围内的各种修改和变化
来制造。
参照图1A至图31描述了包括晶体管的集成电路器件以及制造该集成电路器件的
方法，该晶体管具有形成在三维结构的鳍型有源区域上的纳米片沟道区域，但是本发明构
思的实施方式不限于此。例如，本领域普通技术人员将理解，包括具有本发明构思的实施方
式的特性的平面MOSFET的集成电路器件以及制造该集成电路器件的方法可以通过在本发
明构思的范围内的各种修改和变化来提供。
图32是根据本发明构思的实施方式的电子装置1000的方框图。
参照图32，电子装置1000可以包括逻辑区域1010和存储器区域1020。
逻辑区域1010可以包括各种逻辑单元，该各种逻辑单元包括多个电路元件(例如
晶体管、寄存器等)作为执行期望的逻辑功能的标准单元，例如计数器、缓冲器等。逻辑单元
可以配置为实现这样的逻辑功能，例如AND、NAND、OR、NOR、XOR(异或)、XNOR(异或非)、INV
(反相器)、ADD(加法器)、BUF(缓冲器)、DLY(延迟)、FILL(过滤器)、多路复用器(MXT/MXIT)、
OAI(OR/AND/INVERTER)、AO(AND/OR)、AOI(AND/OR/INVERTER)、D触发器、复位触发器、主从
触发器、锁存等。然而，根据本发明构思的实施方式的逻辑单元不限于以上的示例。
存储器区域1020可以包括SRAM、DRAM、MRAM、RRAM和PRAM中的至少一个。
逻辑区域1010和存储器区域1020可以分别包括图1A至图4C所示的集成电路器件
100和200以及在本发明构思的范围内具有从以上集成电路器件100和200修改和变化的各
种结构的其它集成电路器件中的至少一个。
图33是根据本发明构思实施方式的电子系统2000的方框图。
参照图33，电子系统2000可以包括通过总线2050彼此连接的控制器2010、输入/输
出(I/O)装置2020、存储器2030和接口2040。
控制器2010可以包括微处理器、数字信号处理器和其它类似的处理器中的至少一
个。I/O装置2020可以包括键区、键盘和显示器中的至少一个。存储器2030可以用于存储由
控制器2010执行的指令。例如，存储器2030可以用于存储用户数据。
电子系统2000可以用于配置无线通讯装置或者能够在无线通讯环境下发送和/或
接收信息的装置。接口2040可以包括无线接口以便通过电子系统2000中的无线通讯网络发
送/接收数据。接口2040可以包括天线和/或无线收发器。在某些实施方式中，电子系统2000
可以用于第三代通讯系统的通讯接口协议，例如码分多址(CDMA)、用于移动通讯的全球系
统(GSM)、北美数字网络(NADC)、扩展型时分多址(E-TDMA)和/或宽带码分多址(WCDMA)。电
子系统2000可以包括图1A至图4C所示的集成电路器件100和200以及在本发明构思的范围
内具有从以上集成电路器件100和200修改和变化的各种结构的其它集成电路器件中的至
少一个。
尽管已经参照本发明构思的实施方式具体示出和描述了本发明构思，但是将理
解，可以在其中进行形式和细节上的各种变化，而没有脱离权利要求的精神和范围。
本申请要求于2015年10月15日在韩国知识产权局提交的韩国专利申请第10-
2015-0144321号的权益，其公开内容通过引用全部结合于此。