基带芯片多载扇上下行链路帧定时方法、基带芯片及系统 【技术领域】
本发明实施例涉及通信技术领域，尤其涉及一种基带芯片多载扇上下行链路帧定时方法、基带芯片及系统。
背景技术
通信系统中，扇区(Sector)是指覆盖一定地理区域的最小无线覆盖区。每个扇区使用一个或多个无线载波(Radio carrier)完成无线覆盖，每个无线载波使用某一载波频点(Frequency)。扇区和载波组成了提供用户设备(UserEquipment，简称UE)接入的最小服务单位，即小区(Cell)。
载扇是指一个基站支持的载波个数与覆盖天线方向数的乘积，例如″四载三扇″的基站共有4×3＝12个载扇。
一个基站可以覆盖多个小区，每个小区包括多个UE。UE向基站发送数据帧的链路是上行链路，基站向UE发送数据帧的链路是下行链路。
基带芯片是基站中的一个关键芯片，基带芯片设置在基站中的基带板上，基带芯片通过中射频板与天线通信，基带芯片与中射频板之间用多条光纤连接。天线接收到的上行数据帧经过中射频板后传输到基带芯片，基带芯片发送的下行数据帧经过中射频板后传输到天线。
在基站中，各个模块的帧定时应当匹配，这样才能保证数据帧的准确收发。对于基带芯片来说，由于基带芯片与天线之间通过光纤传输数据，必然会有延时，那么基带芯片和天线就不能采用相同的帧定时。
可见，现有技术中负责多载扇数据传输的基带芯片的帧定时是个亟待解决的问题。
【发明内容】
本发明实施例提供一种基带芯片多载扇上下行链路帧定时方法、基带芯片及系统，能够实现通信系统中负责多载扇数据传输的基带芯片的帧定时。
本发明实施例提供了一种基带芯片多载扇上行链路帧定时方法，包括：
获取天线接收数据帧的基准帧定时和系统帧号；
获取基带芯片接收各个载扇的数据帧的实际帧定时，所述实际帧定时等于所述基准帧定时加上预先获取的基带芯片与天线之间的与各个载扇对应的延时；
从所述实际帧定时开始搜索各个载扇的数据帧的帧头；
搜索到载扇的数据帧的帧头后开始接收载扇的数据帧。
本发明实施例还提供了一种基带芯片，包括：
第一获取模块，用于获取天线接收数据帧的基准帧定时和系统帧号；
第二获取模块，用于获取基带芯片接收各个载扇的数据帧的实际帧定时，所述实际帧定时等于所述第一获取模块获取的基准帧定时加上预先获取的基带芯片与天线之间的与各个载扇对应的延时；
搜索模块，用于从所述第二获取模块获取的所述实际帧定时开始搜索各个载扇的数据帧的帧头；
接收模块，用于在所述搜索模块搜索到载扇的数据帧的帧头后开始接收载扇的数据帧。
本发明实施例还提供了一种系统，包括基站和UE，基站包括如前所述的基带芯片。
本发明实施例提供的基带芯片多载扇上行链路帧定时方法、基带芯片及系统，在获取天线接收数据帧的基准帧定时和系统帧号后，将实际帧定时所述基准帧定时加上预先获取的基带芯片与天线之间的与各个载扇对应的延时，从而获得基带芯片接收各个载扇的数据帧的实际帧定时，并从该实际帧定时开始搜索帧头，搜索到载扇的数据帧的帧头后开始接收载扇的数据帧，实现了基带芯片多载扇数据帧上行链路的帧定时。
本发明实施例还提供了一种基带芯片多载扇下行链路帧定时方法，包括：
获取天线发送数据帧的基准帧定时和系统帧号；
获取基带芯片发送各个载扇的数据帧的实际帧定时，所述实际帧定时等于所述基准帧定时减去预先获取的基带芯片与天线之间的与各个载扇对应的延时；
从所述实际帧定时开始发送数据帧。
本发明实施例还提供了一种基带芯片，包括：
第四获取模块，用于获取天线发送数据帧的基准帧定时和系统帧号；
第五获取模块，用于获取基带芯片发送各个载扇地数据帧的实际帧定时，所述实际帧定时等于所述第四获取模块获取的基准帧定时减去预先获取的基带芯片与天线之间的与各个载扇对应的延时；
发送模块，用于从所述第五获取模块获取的实际帧定时开始发送数据帧。
本发明实施例提供的基带芯片多载扇下行链路帧定时方法、基带芯片及系统，在获取天线发送数据帧的基准帧定时和系统帧号后，将实际帧定时等于基准帧定时减去预先获取的基带芯片与天线之间的与各个载扇对应的延时，从而获得基带芯片发送各个载扇的数据帧的实际帧定时，并从该实际帧定时开始发送数据帧，实现了基带芯片多载扇数据帧下行链路的帧定时。
【附图说明】
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1所示为本发明实施例中涉及到的基带芯片与相邻的处理模块之间的数据传输示意图；
图2所示为本发明实施例中涉及到CPRI数据帧结构示意图；
图3所示为本发明实施例中涉及到的原始基准帧定时和SFN的时序关系示意图；
图4所示为本发明基带芯片多载扇上行链路帧定时方法实施例一的流程图；
图5所示为本发明实施例中涉及到的类型1的数据帧结构示意图；
图6所示为本发明实施例中涉及到的类型2的数据帧结构示意图；
图7所示为本发明实施例中涉及到的TDD模式下的理论上的上下行数据帧切换示意图；
图8所示为本发明实施例中TDD模式下虚拟的上下行数据帧切换示意图；
图9所示为本发明基带芯片多载扇下行链路帧定时方法实施例一的流程图；
图10所示为本发明实施例中基带芯片发送校正数据的示意图；
图11所示为本发明基带芯片实施例一的结构示意图；
图12所示为本发明基带芯片实施例二的结构示意图。
【具体实施方式】
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
一个基带芯片通常负责多个载扇的数据传输，基带芯片与中射频板之间的多根光纤承载不同载扇的数据传输，例如，基带芯片负责第一载扇、第二载扇、第三载扇、第四载扇和第五载扇这五个载扇的数据传输，基带芯片与中射频板之间有三根光纤，分别是光纤A、光纤B和光纤C，与第一载扇和第二载扇相关的数据帧由光纤A传输，第三载扇和第四载扇相关的数据帧由光纤B传输，第五载扇相关的数据帧有光纤C传输。
由于光纤A、光纤B和光纤C的长度、衰减等参数不可能完全相同，所以不同载扇的数据帧传输时，基带芯片和天线之间的延时不同。另外，中射频板和天线之间还可能有一些其他的处理模块，这些处理模块与中射频板之间也通过光纤连接，同样存在由于光纤的长度和衰减等参数不同导致的延时不同。那么，基带芯片针对不同载扇，需要确定不同的基带线片与天线之间的延时。
获取基带芯片与天线之间的与各个载扇对应的延时可以包括：分别获取基带芯片与相邻的处理模块之间的与各个载扇对应的延时，以及相邻的处理模块与天线之间的与各个载扇对应的延时；基带芯片与相邻的处理模块之间的与各个载扇对应的延时和相邻的处理模块与天线之间的与各个载扇对应的延时的和等于基带芯片与基站的天线之间的与各个载扇对应的延时。
基带芯片的数据传输分为上行链路和下行链路，对于上行链路来说，基带芯片的相邻的处理模块就是上行链路上处于基带芯片上游的相邻模块；对于下行链路来说，基带芯片的相邻的处理模块就是下行链路上处于基带芯片下游的相邻模块。实际上，基带芯片的上游的相邻模块和下游的相邻模块是同一个处理模块，只是在不同方向的传输链路中的称呼不同。
如图1所示为本发明实施例中涉及到的基带芯片与相邻的处理模块之间的数据传输示意图，在该图中，基带芯片11的相邻的处理模块是设置在中射频板上的一个与基带芯片通过光纤对接的处理模块12，该处理模块12直接通过光纤与基带芯片11连接，是基带芯片的相邻的处理模块。
以图1所示的结构为例，获取基带芯片与相邻的处理模块之间的与各个载扇对应的延时具体可以包括：
步骤101、发送CPRI控制字给相邻的处理模块12，发送的CPRI控制字中的超帧号为第一超帧号。
步骤102、接收相邻的处理模块2环回的CPRI控制字，接收到的CPRI控制字中的超帧号为第一超帧号。
步骤103、计算发送CPRI控制字的时刻与接收到相邻的处理模块2环回的CPRI控制字的时刻之间差值，该差值与相邻的处理模块内部的传输延时之间的差值的一半是基带芯片与相邻的处理模块之间的与各个载扇对应的延时。
在本发明实例中，基带芯片11与处理模块12之间的数据帧传输可以基于通用公共无线接口(Common Public Radio Interface，简称CPRI)协议。
CPRI协议功能独立，灵活方便，线速率可以达到4.9Gbps，延时小，速率高，可协商。
两个模块之间传输CPRI数据帧的通道包括两个：发送通道(TX通道)和接收通道(RX通道)。各个模块之间可以通过这两个通道传输CPRI数据帧来获取各个模块之间的延时。
基带芯片11可以通过发送通道TX1向处理模块12发送CPRI控制字，处理模块12通过接收通道RX2接收CPRI控制字。
根据CPRI协议的规定，每超帧包含64个子信道，每个信道包含4个控制字，其中子信道0中的控制字传输的为定时同步信息。如表一所示为本发明实施例中涉及到的CPRI协议中的信道和控制字的配置信息。子信道0中包括控制字0、控制字1、控制字2和控制字3这四个控制字。控制字0中携带超帧头，控制字1中携带超帧号，控制字2中携带超帧号低位，控制字3中携带超帧号高位，信道描述字段中是同步信息。
表一、本发明实施例中涉及到的CPRI协议中的信道和控制字的配置信息
子信道 信道描述 控制字0 控制字1 控制字2 控制字3 0 同步信息 超帧头 超帧号 超帧号低 位 超帧号高 位
在步骤101中，CPRI控制字中的超帧号可以是某一个超帧号，基带芯片11可以不断发送超帧号不同的CPRI控制字给处理模块。
处理模块12接收到CPRI控制字后，解析出其中的超帧号，并通过发送通道TX2发送CPRI控制字给基带芯片11，发送的CPRI控制字中的超帧号与解析出的超帧号相同。在步骤102中，基带芯片11通过接收通道RX1接收CPRI控制字。
处理模块12的接收通道RX2和发送通道TX2之间的传输路径产生的延时是处理模块12内部的传输延时，对于所有的载扇来说都是相同的，该内部延时可以预先获得。从基带芯片11发送CPRI控制字到处理模块12接收到CPRI控制字存在延时，从处理模块12发送CPRI控制字到基带芯片11接收到CPRI控制字存在延时。在步骤103中，基带芯片计算发送CPRI控制字的时刻与接收到相邻的处理模块12环回的CPRI控制字的时刻之间差值，将该差值与处理模块12内部的传输延时之间的差值除以2就是基带芯片与处理模块之间延时。与不同载扇相对应，基带芯片在发送CPRI控制字和接收CPRI控制字的时候可以经过不同的光纤。
基带芯片的相邻的处理模块与天线之间的与各个载扇对应的延时可以通过与上述发送CPRI控制的方法类似的方法获取，也可以通过仿真或估算等方法获得。
CPRI协议功能独立，灵活方便，线速率可以达到4.9Gbps，延时小，速率高，可协商。
现有的CPRI协议中，各载扇的样点数据放置顺序是预先有所规定。一旦协议演进后，各载扇的样点数据放置顺序是可以改变的。
在本发明实施例中，可以在各个模块之间传输CPRI数据帧的同时，传输样点映射参数。该样点映射参数可以包括有效指示、载扇标识、天线标识和样点编号。接收到CPRI数据帧的模块就可以根据样点映射参数正确解析该CPRI数据帧。如图2所示为本发明实施例中涉及到CPRI数据帧结构示意图，该CPRI数据帧中，各个样点按顺序编号，分别是S0-S31，该数据帧还包括一个控制字。样点映射参数可以规定CPRI数据帧中的载扇标识、天线标识、样点编号等内容。
基站的天线会依照一个帧定时收发数据帧，在LTE系统中，该帧定时是一个10ms为一个周期的脉冲，该脉冲的周期长度是由LTE系统中的数据帧的结构决定的，该脉冲的高电平持续时间可以是500ns。天线的收发数据的帧定时是一个原始基准帧定时，该原始基准帧定时发送给基带芯片。
基带芯片在接收到天线发送的原始基准帧定时后，采用基带芯片的内部计数器将原始基准帧定时进行平滑处理，生成天线接收数据帧的基准帧定时。生成的基准帧定时是基带芯片内部的一个帧定时。
如果基带芯片接收到的天线发送的原始基准帧定时发生+1或-1个时钟周期的抖动，并且抖动的持续时间小于一抖动预设时间，则以基带芯片之前生成的基准帧定时作为当前的天线接收数据帧的基准帧定时；如果接收到的天线发送的原始基准帧定时的抖动持续稳定一预设时间后，则基带芯片将内部维护的计数器根据当前接收到的天线发送的原始基准帧定时进行复位同步，生成天线接收数据帧的基准帧定时，也就是说，在天线的原始基准帧定时稳定后，将基带芯片的内部帧定时与天线的原始基准帧定时同步。
如果接收到的天线发送的原始基准帧定时发生大于或等于2个时钟周期的抖动，则可以确定系统的帧定时发生了重大调整，可以将基带芯片内部的天线接收数据帧的基准帧定时立即按当前接收到的原始基准帧定时进行更新同步，生成天线接收数据帧的基准帧定时，也就是将基带芯片的内部帧定时与天线的原始基准帧定时保持同步。
在其他情况下，基带芯片可以以自身生成的内部帧定时作为基准帧定时。
基带芯片除了接收天线发送的原始基准帧定时之外，还接收系统帧号(System Frame Number，简称SFN)。如图3所示为本发明实施例中涉及到的原始基准帧定时和SFN的时序关系示意图，在LTE系统中，SFN为串行输入的，可以是先低位后高位，也可以是先高位后低位。SFN包括11个比特，最后一个比特是前面10个比特的偶校验位。
基带芯片从天线收发数据帧的基准帧定时的起始时刻起之后的1个码片(chip)的结束时刻开始(也就是说，天线收发数据帧的基准帧定时的上升沿与SFN的第一个比特之间相差一个码片的时间间隔)，每隔一个码片采样一个串行输入的系统帧号的比特位和1比特偶校验位，将采样到的比特位组成并行数据，获取并行的系统帧号。
基带芯片对串行输入的系统帧号进行偶校验，如果偶校验正确，则则将下一帧的系统帧号取为当前获取到的系统帧号加一；如果偶校验错误，则将下一帧的系统帧号取为基带芯片自身维护的系统帧号加一。
基带芯片接收到SFN之后即可以确定下一帧的系统帧号，当前接收到的数据帧的系统帧号可以根据之前接收到的上一个系统帧号确定。
本发明实施例中，基带芯片可以通过一个管脚接收天线收发数据的原始基准帧定时，用另一个管脚接收串行的SFN，这样基带芯片只需要两个管脚既可以生成不同载扇对应的收发数据的帧定时，节省了基带芯片所需管脚数。
下面分别介绍基带芯片多载扇上行和下行链路的帧定时方法
一、上行链路
如图4所示为本发明基带芯片多载扇上行链路帧定时方法实施例一的流程图，包括：
步骤201、获取天线接收数据帧的基准帧定时和系统帧号。该步骤中的基准帧定时是基带芯片根据接收到的天线接收数据帧的原始基准帧定时生成的内部基准帧定时，生成的方法参见前文的描述。
步骤202、获取基带芯片接收各个载扇的数据帧的实际帧定时，实际帧定时等于基准帧定时加上预先获取的基带芯片与天线之间的与各个载扇对应的延时。
对于上行链路来说，天线接收到数据帧以后需要经过一段延时后才能到达基带芯片，所以基带芯片的实际帧定时需要在基准帧定时的基础上增加预先获取的基带芯片与天线之间的与各载扇对应的延时。
步骤203、从实际帧定时开始搜索各个载扇的数据帧的帧头。
步骤204、搜索到载扇的数据帧的帧头后开始接收载扇的数据帧。
上述步骤201-204可以由基带芯片执行。
在上述步骤201之前，基带芯片还可以获取基带芯片与所述天线之间的与各个载扇对应的延时，获取的方法参见前文的描述。
在步骤203中，基带芯片可以从实际帧定时开始，搜索同步码、延迟自动增益控制(Delayed Automatic Gain Control，简称DAGC)因子和循环冗余校验(Cyclic Redundancy Check，简称CRC)校验字，如果在预设的第一搜索窗内搜索到了正确的同步码、DAGC因子和CRC校验字，则确定搜索到了各个载扇的数据帧的帧头。
第一搜索窗是一个时间范围，可以以样点时长为单位，即第一搜索窗可以是若干样点对应的时间，但不超过一个符号时长。
从步骤202中获取的实际帧定时开始接收上行数据帧，有时并不能准确接收到。并且上行数据帧中一般有随路参数，例如DAGC因子。
每个符号会产生一个8比特的DAGC因子K，在本发明实施例中，可以将该DAGC因子K放在每个符号起始样点数据的最低比特位。为了保证DAGC因子K的可靠，在K的后面可以追加8比特的CRC校验字，并在K的前面添加16比特的同步码，例如同步码可以采用16’b1111111100000000形式。基带芯片搜索到了同步码，并且CRC校验正确，则判断是收到一个有效的K，收到一个有效的DAGC因子K，即可以确定搜索到了载扇数据帧的符号头。
本发明实施例中，同步码、DAGC因子和CRC校验字放在数据帧的最低比特位，符号起始是循环前缀(Cyclic Prefix，简称CP)部分，对数据帧的精度的影响可以忽略。基带芯片通过搜索同步码、DAGC因子和CRC校验字来搜索帧头，可以提高帧头搜索的准确性。
在步骤203中，为了进一步提高帧头搜索的准确性，对于各个将要接收的数据帧，可以是：如果对于第一个符号，在预设的第一搜索窗内搜索到了正确的同步码、DAGC因子和CRC校验字，并且后续的连续N个符号都在预测时刻内搜索到正确的同步码、DAGC因子和CRC校验字，则确定搜索到了各个载扇的数据帧的帧头；N为一个预设数值，例如N可以设置为3。如果不满足上述条件则可以向基站的相关处理系统上报搜索不到帧头的信息。预测时刻可以由基带芯片确定，基带芯片在确定搜索到第一个符号的符号头的时刻后，就可以根据每个符号持续的时间，计算出后续各个符号的符号头的预测时刻。
在步骤204中，对于载扇建立后的首个数据帧，在第一搜索窗内搜索到数据之后，就可以从开始接收数据。载扇建立是指载扇开始能够正常为UE提供服务。
对于除了载扇建立之后的首帧之外的后续帧，搜索到载扇的数据帧的帧头后开始接收载扇的数据帧具体可以包括：
步骤204a、根据之前接收到的数据帧的实际帧定时生成当前将要接收的数据帧的预测帧定时。由于帧定时的周期是10ms，基带芯片将之前接收到的数据帧的实际帧定时加上10ms即是当前将要接收的数据帧的预测帧定时。
步骤204b、判断搜索到当前将要接收的数据帧的帧头的时刻与预测帧定时是否相同。
步骤204c、如果搜索到当前将要接收的数据帧的帧头的时刻在第二搜索窗内，则可以认为帧头偏移是正常的，基带芯片从搜索到当前将要接收的数据帧的帧头的时刻开始接收数据帧；如果搜索到当前将要接收的数据帧的帧头的时刻在第二搜索窗之前，则可以认为当前出现了较大异常，为了保证传输的连续稳定，基带芯片可以从预测帧定时开始接收数据帧；如果搜索到当前将要接收的数据帧的帧头的时刻在所述第二搜索窗之后，则可以认为当前出现了较大异常，基带芯片从第二搜索窗的右边界开始接收数据帧。
第二搜索窗是以预测帧定时为中心，前后偏移值为一个预设值的时间范围。
如果连续多帧M帧，预测帧定时都落在第二搜索窗之外，则可以确定当前系统出现了重大异常，需要重新执行步骤203来搜索帧头。
基带芯片搜索到帧头之后，在一帧之内，可以按照自身产生的子帧定时、符号定时接收数据帧，而无需根据接收到的原始的基准帧定时来接收数据帧，这样可以保证基带芯片的后续模块处理时，帧内数据和定时的稳定性。由于一个数据帧包括若干符号以及样点，各个符号和样点的接收也需要有定时，所谓帧内数据是指一个数据帧内的各个符号以及样点。
在步骤203中，如果基带芯片搜索到了正确的同步码，CRC校验正确，则可以使用搜索到的DAGC因子进行增益控制，如果搜索不到正确的同步码或者CRC校验不正确，则将DAGC因子取为0。
在LTE系统中，各种域的时域大小表示为时间单位TS的倍数，该时间单位定义为TS＝1/(15000×2048)秒(s)。一个数据帧的长度可以表示为Tf＝307200×TS＝10毫秒(ms)。
LTE系统支持两种类型的数据帧结构：类型1，适用于频分双工(Frequency Division Duplexing，简称FDD)模式；类型2，适用于时分双工(Time Division Duplexing，简称TDD)模式。
如图5所示为本发明实施例中涉及到的类型1的数据帧结构示意图，该数据帧长度为10ms，由20个时隙组成，每一个时隙的长度为Tslot＝15360×TS＝0.5ms。这些时隙分别编号为0-19，一个子帧定义为两个相邻的时隙，其中第i个子帧由第2i个时隙和第2i+1个时隙构成。
每一个10ms中，有10个子帧可以用于下行传输，并且有10个子帧可以用于上行传输，上下行传输在频域上分开。
如图6所示为本发明实施例中涉及到的类型2的数据帧结构示意图，该数据帧由两个半帧组成，每一个半帧长度为5ms，每一个半帧又由8个常规时隙和下行同步时隙(DwPTS)、空白时隙(GP)和上行同步时隙(UpPTS)这三个特殊时隙构成。1个常规时隙的长度为0.5ms。DwPTS和UpPTS的长度是可配置的，并且要求DwPTS、GP以及UpPTS的总长度等于1ms。
如图7所示为本发明实施例中涉及到的TDD模式下的理论上的上下行数据帧切换示意图，D表示下行子帧，U表示上行子帧，S表示包含DwPTS、GP和UpPTS的特殊子帧。在LTE协议中，上下行子帧切换有624TS的间隔。
TDD模式下的上下行数据帧切换的过程中，由于上下行子帧切换有624TS的时间间隔，导致基带芯片接收数据帧时，确定帧头的方法变得相当复杂。
为了克服上述问题，本发明实施例中，可以将上行子帧D和S看作虚拟子帧，如图8所示为本发明实施例中TDD模式下虚拟的上下行数据帧切换示意图，图8中，下方的数据帧为本发明实施例中TDD模式下虚拟的上下行数据帧切换示意图，上方的数据帧为图7所示的理论上的上下行数据帧切换示意图，将这两个数据帧切换示意图放置在一起比较可以便于看出时间上的先后。本发明实施例提供的虚拟的上下行数据帧切换中，将子帧S和D都相对于TDD模式的标准帧结构规定的时刻提前624个TS开始接收，虚拟也就是说把子帧S和D当作了虚拟的上行子帧U’，这样上行子帧的结构不变，基带芯片可以根据前文所述的方法准确、简单地搜索到帧头的位置。
本发明实施例提供的基带芯片多载扇上行链路帧定时方法，在获取天线接收数据帧的基准帧定时和系统帧号后，将实际帧定时所述基准帧定时加上预先获取的基带芯片与天线之间的与各个载扇对应的延时，从而获得基带芯片接收各个载扇的数据帧的实际帧定时，并从该实际帧定时开始搜索帧头，搜索到载扇的数据帧的帧头后开始接收载扇的数据帧，实现了基带芯片多载扇数据帧上行链路的帧定时。
另外，本发明实施例中，基带芯片通过向相邻的处理模块发送CPRI控制字获取基带芯片与相邻的处理模块之间的延时，与现有的测量延时的方法相比，提高了延时测量的精度。
本发明实施例中，基带芯片可以通过一个管脚接收天线收发数据的原始基准帧定时，用另一个管脚接收串行的SFN，这样基带芯片只需要两个管脚既可以生成不同载扇对应的收发数据的帧定时，节省了基带芯片所需管脚数，并且使得基站中上层软件的调度变得简单。
本发明实施例中，将特殊子帧和下行子帧当作虚拟子帧，提前624Ts接收虚拟子帧，这样上行子帧的结构不变，基带芯片可以根据前文所述的方法准确、简单地搜索到帧头的位置。
本发明实施例中，数据帧的帧头中包括同步码、DAGC因子和CRC校验字，基带芯片从实际帧定时开始，搜索同步码、DAGC因子和CRC校验字，如果在预设的第一搜索窗内搜索到了同步码、DAGC因子和CRC校验字，则确定搜索到了各个载扇的数据帧的帧头。这样，可以保证搜索到帧头的准确性。
对于除了载扇建立之后的首帧之外的后续帧，根据之前接收到的数据帧的实际帧定时生成当前将要接收的数据帧的预测帧定时，根据搜索到当前将要接收的数据帧的帧头的时刻与预测帧定时是否相同，分别从不同的时刻接收数据帧，进一步降低了由与帧头偏移或系统异常导致的数据帧接收错误的可能性。
二、下行链路
如图9所示为本发明基带芯片多载扇下行链路帧定时方法实施例一的流程图，包括：
步骤301、获取天线发送数据帧的基准帧定时和系统帧号。该步骤中的基准帧定时是基带芯片根据接收到的天线发送数据帧的原始基准帧定时生成的内部基准帧定时，生成的方法参见前文的描述。
步骤302、获取基带芯片发送各个载扇的数据帧的实际帧定时，实际帧定时等于所述基准帧定时减去预先获取的基带芯片与天线之间的与各个载扇对应的延时。
对于下行链路来说，基带芯片发送数据帧以后，数据帧需要经过一段延时后才能到达天线，所以基带芯片的实际帧定时需要在基准帧定时的基础上减去预先获取的基带芯片与天线之间的与各载扇对应的延时。
步骤303、从实际帧定时开始发送数据帧。
上述步骤301-303可以由基带芯片执行。
在上述步骤301之前，基带芯片还可以获取基带芯片与所述天线之间的与各个载扇对应的延时，获取的方法参见前文的描述。
步骤303具体可以包括：
步骤303a、基带芯片生成第一触发脉冲和第二触发脉冲，第一触发脉冲用于触发CPRI接口模块在实际帧定时发送载扇的数据帧，第二触发脉冲用于触发下行数据处理模块生成下行数据帧；第一触发脉冲与第二触发脉冲之间相差的时间等于所述下行数据处理模块生成下行数据帧的时间。
步骤303b、发送第一触发脉冲给CPRI接口模块，并发送第二触发脉冲给所述下行数据处理模块。
本发明实施例提供的基带芯片多载扇下行链路帧定时方法，在获取天线发送数据帧的基准帧定时和系统帧号后，将实际帧定时等于基准帧定时减去预先获取的基带芯片与天线之间的与各个载扇对应的延时，从而获得基带芯片发送各个载扇的数据帧的实际帧定时，并从该实际帧定时开始发送数据帧，实现了基带芯片多载扇数据帧下行链路的帧定时。
在本发明实施例中，无论是对于上行链路还是下行链路，基带芯片都可以在特殊子帧的GP中发送校正数据，该校正数据经中射频板环回，之后基带芯片在上行GP中接收校正数据。校正数据是指为了是测量各通道幅相特性并对各通道进行补偿而发送的数据。
如图10所示为本发明实施例中基带芯片发送校正数据的示意图。中射频板是基站中的一个射频处理板，中射频板与基带芯片之间可以基于CPRI协议进行数据传输。中射频板环回开关指示，由基带芯片通过CPRI协议的控制字传送。当开关有效时，中射频板环回校正数据；当开关无效时收发正常业务，这样校正数据可以在正常业务下达时达到实时测量的目的。图9中，ttx为基带芯片的发射延时，trx是基带芯片的接收延时，toffset是GP时隙中校正数据的发送偏移。
如图11所示为本发明基带芯片实施例一的结构示意图，该基带芯片包括第一获取模块21、第二获取模块22、搜索模块23和接收模块24。第一获取模块21用于获取天线接收数据帧的基准帧定时和系统帧号；第二获取模块22用于获取基带芯片接收各个载扇的数据帧的实际帧定时，实际帧定时等于第一获取模块21获取的基准帧定时加上预先获取的基带芯片与天线之间的与各个载扇对应的延时；搜索模块23用于从第二获取模块22获取的所述实际帧定时开始搜索各个载扇的数据帧的帧头；接收模块24用于在搜索模块23搜索到载扇的数据帧的帧头后开始接收载扇的数据帧。
第一获取模块21可以包括第一管脚211、第一平滑模块212、第二管脚213、偶校验模块214、串并转换模块215和帧号处理模块216。第一管脚211用于接收天线接收数据帧的原始基准帧定时；第一平滑模块212用于采用基带芯片的内部计数器将所述第一管脚211接收到的原始基准帧定时进行平滑处理，生成天线接收数据帧的基准帧定时；第二管脚213用于接收串行输入的系统帧号；串并转换模块215用于从第一平滑模块212生成的天线接收数据帧的基准帧定时的起始时刻起之后的1个码片(chip)的结束时刻开始，每隔一个码片采样一个从第二管脚213串行输入的系统帧号的比特位，将采样到的比特位组成并行数据，获取并行的系统帧号；偶校验模块214用于对串并转换模块215获取到的接收到的系统帧号进行偶校验；帧号处理模块216用于在偶校验模块214校验错误的情况下，将下一帧的系统帧号取为基带芯片自身维护的系统帧号加一，在偶校验模块214校验错误的情况下，将下一帧的系统帧号取为当前获取到的系统帧号加一。
其中第一平滑模块212具体可以包括第一平滑子模块212a和第二平滑子模块212b。其中，第一平滑子模块212a用于在第一管脚211接收到的天线发送的原始基准帧定时发生+1或-1个时钟周期的抖动，并且抖动的持续时间小于一抖动预设时间的情况下，以基带芯片之前生成的基准帧定时作为当前的天线接收数据帧的基准帧定时；在第一管脚211接收到的天线发送的原始基准帧定时的抖动持续稳定一预设时间的情况下，将内部维护的计数器根据将当前接收到的天线发送的原始基准帧定时进行复位同步，生成天线接收数据帧的基准帧定时；第二平滑子模块212b用于在第一管脚211接收到的天线发送的原始基准帧定时发生大于或等于2个时钟周期的抖动的情况下，将采用基带芯片的内部的基准帧定时立即按照当前接收到的天线发送的原始基准帧定时进行更新同步，生成天线接收数据帧的基准帧定时。
如图11所示的基带芯片还可以包括第三获取模块25，用于获取基带芯片与所述天线之间的与各个载扇对应的延时。
第三获取模块25具体可以包括发送通道251、接收通道252和计算模块253。发送通道251用于发送第一控制字给基带芯片的相邻的上游模块，发送的CPRI控制字的超帧号为第一超帧号；接收通道252用于接收相邻的上游模块环回的CPRI控制字，接收到的CPRI控制字中的超帧号为第一超帧号；计算模块253用于计算所述发送通道发送CPRI控制字的时刻与所述接收通道接收到CPRI控制字的时刻之间差值，所述差值与所述相邻上游模块内部的传输延时之间的差值的一半是获取基带芯片与相邻的上游模块之间的与各个载扇对应的延时。
搜索模块23具体可以包括搜索子模块23a和确定子模块23b。其中搜索子模块用于从第二获取模块22获取的实际帧定时开始，搜索同步码、DAGC因子和CRC校验字；确定子模块23b用于在搜索子模块23a在预设的第一搜索窗内搜索到了正确的同步码、DAGC因子和CRC校验字的情况下，确定搜索到了各个载扇的数据帧的帧头。
接收模块24可以包括生成子模块24a、判断子模块24b、第一接收子模块24c、第二接收子模块24d和第三接收子模块24e。其中，生成子模块24a用于对于除了载扇建立之后的首帧之外的后续帧，根据之前接收到的数据帧的实际帧定时生成当前将要接收的数据帧的预测帧定时；判断子模块24b用于判断搜索到当前将要接收的数据帧的帧头的时刻与所述预测帧定时是否相同；第一接收子模块24c用于在搜索到当前将要接收的数据帧的帧头的时刻在第二搜索窗内的情况下，从搜索到当前将要接收的数据帧的帧头的时刻开始接收数据帧；第二接收子模块24d用于在搜索到当前将要接收的数据帧的帧头的时刻在所述第二搜索窗之前的情况下，从所述预测帧定时开始接收数据帧；第三接收子模块24e用于在搜索到当前将要接收的数据帧的帧头的时刻在所述第二搜索窗之后的情况下，从所述第二搜索窗的右边界开始接收数据帧。
接收模块24还可以包括第四接收子模块24f，用于相对于TDD模式的标准帧结构规定的时刻，提前624Ts接收虚拟子帧，虚拟子帧包括下行子帧和特殊子帧。
如图11所示的基带芯片还可以包括校正模块，用于在下行的特殊子帧的GP中发射校正数据，并在上行数据帧的GP中接收经中射频板环回的校正数据。
接收模块24具体可以用于提前624Ts接收虚拟子帧，所述虚拟子帧包括下行子帧和特殊子帧。
如图12所示为本发明基带芯片实施例二的结构示意图，包括：第四获取模块31、第五获取模块32和发送模块33。第四获取模块31用于获取天线发送数据帧的基准帧定时和系统帧号；第五获取模块32用于获取基带芯片发送各个载扇的数据帧的实际帧定时，所述实际帧定时等于所述第四获取模块31获取的基准帧定时减去预先获取的基带芯片与天线之间的与各个载扇对应的延时；发送模块33用于从所述第五获取模块32获取的实际帧定时开始发送数据帧。
发送模块33具体可以包括触发脉冲生成模块331、脉冲发送模块332、下行数据处理模块333和CPRI接口模块334，触发脉冲生成模块331用于生成第一触发脉冲和第二触发脉冲，第一触发脉冲用于触发CPRI接口模块334在所述实际帧定时发送载扇的数据帧，所述第二触发脉冲用于触发下行数据处理模块333完成下行数据处理；所述第一触发脉冲与所述第二触发脉冲之间相差的时间等于下行数据处理模块333完成下行符号数据处理的时间；脉冲发送模块332用于发送触发脉冲生成模块331生成的第一触发脉冲给CPRI接口模块334，并发送所述触发脉冲生成模块331生成的第二触发脉冲给所述下行数据处理模块333；下行数据处理模块333用于在收到第二触发脉冲后开始进行下行符号数据处理；CPRI接口模块334用于在收到所述第一触发脉冲后发送经过下行数据处理模块处理后的下行数据帧。
本发明实施例还提供一种系统，包括基站和UE，其中基站可以包括前述各实施例所述的基带芯片。
本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，例如，例如可以使用ASIC芯片或FPGA来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、IRAM、磁碟或者光盘等各种可以存储程序代码的介质。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。