半导体器件制造方法技术领域
本发明涉及半导体器件制造方法领域，具体而言，涉及一种
FinFET半导体器件的制造方法。
背景技术
近30年来，半导体器件一直按照摩尔定律等比例缩小，半导体集
成电路的特征尺寸不断缩小，集成度不断提高。随着技术节点进入深
亚微米领域，例如100nm以内，甚至45nm以内，传统场效应晶体管
(FET)，也即平面FET，开始遭遇各种基本物理定律的限制，使其
等比例缩小的前景受到挑战。众多新型结构的FET被开发出来，以应
对现实的需求，其中，FinFET就是一种很具等比例缩小潜力的新结构
器件。
FinFET，鳍状场效应晶体管，是一种多栅半导体器件。由于结构
上的独有特点，FinFET成为深亚微米集成电路领域很具发展前景的器
件。顾名思义，FinFET包括一个垂直于体硅的衬底的Fin，Fin被称
为鳍片或鳍状半导体柱，不同的FinFET被STI结构分割开来。不同
于常规的平面FET，FinFET的沟道区位于Fin之内。栅极绝缘层和栅
极在侧面和顶面包围Fin，从而形成至少两面的栅极，即位于Fin的两
个侧面上的栅极；同时，通过控制Fin的厚度，使得FinFET具有极佳
的特性：更好的短沟道效应抑制能力，更好的亚阈值斜率，较低的关
态电流，消除了浮体效应，更低的工作电压，更有利于按比例缩小。
虽然FinFET具有上述种种优点，但是仍然存在电流小、栅控弱的
情况。为了解决上述问题，纳米线被认为是一种比较好的解决方案。
但是常规的方法形成纳米线的刻蚀方法比较复杂，与常规FinFET工
艺并不很兼容；同时纳米线需要pad进行支撑。这导致工艺比较复杂，
提高了制作成本。另外，在传统工艺，采用体硅衬底，通常进行的掺
杂隔离注入可能破坏晶体结构，导致器件性能的恶化，并且，随着器
件尺寸的减小，其隔离效果也越来越差
因此，需要提供一种新的FinFET制造方法，以更加简便和有效的
的方法形成纳米线。
发明内容
本发明提出了一种FinFET制造方法，采用了硅/锗硅叠层以及高
选择比刻蚀工艺，以简便有效地制造具有纳米线结构的FinFET器件。
本发明提供了一种半导体器件制造方法，用于制造FinFET器件，
包括如下步骤：
提供SOI衬底，所述SOI衬底具有埋置氧化层和顶置半导体层；
在所述顶置半导体层上形成硅层和锗硅层交替层叠的硅/锗硅叠
层；
通过图案化处理，形成鳍片；
在所述鳍片之上形成虚设栅氧化层，虚设栅极堆栈，栅极侧墙；
形成源漏延伸区以及源漏区；
全面性沉积介质层，覆盖所述虚设栅极堆栈；
平坦化处理暴露出所述虚设栅极堆栈上表面，并去除所述虚设栅
极堆栈和所述虚设栅氧化层；
去除所述硅/锗硅叠层中的硅或者锗硅材料；
形成栅极绝缘层和栅极。
根据本发明的一个方面，在去除所述硅/锗硅叠层中的硅或者锗
硅材料时，采用高刻蚀选择比的工艺去除硅或者锗硅材料；采用湿法
工艺去除硅材料，湿法工艺选择具有羟基的有机溶剂，优选为
TMAH。
根据本发明的一个方面，所述鳍片包括所述硅/锗硅叠层和所述
顶置半导体层。
本发明的优点在于：采用SOI衬底，能够获得很好的器件隔离，
通过形成硅/锗硅叠层并去除其中一种材料以形成纳米线，由于硅/锗
硅叠层包含于鳍片之中，纳米线并不需要采用额外的pad进行支撑，
降低了工艺的难度，并且，由于硅和锗硅的材料性质差异，可以采用
高选择比的低温湿法刻蚀工艺去除其中一种材料，而无需采用干法刻
蚀工艺，进一步简化了工艺；而且并发明的方法与常规FinFET工艺
兼容，可以简便有效地获得FinFET纳米线器件。
附图说明
图1-9本发明提供的半导体制造方法的流程示意图。
具体实施方式
以下，通过附图中示出的具体实施例来描述本发明。但是应该理
解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在
以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆
本发明的概念。
本发明提供一种半导体器件制造方法，具体而言，涉及一种
FinFET器件制造方法。下面，参见说明书附图，将详细描述本发明
提供的半导体器件制造方法。
首先，参见附图1，提供SOI衬底1，所述SOI衬底1具有埋置
氧化层2和顶置半导体层3。与体硅衬底相比，SOI衬底具有埋置氧
化层，能够更好实现器件隔离，避免了传统体硅衬底掺杂隔离时的弊
端以及隔离效果衰退。埋置氧化层2例如为二氧化硅，顶置半导体层
3例如为硅。
接着，参见图2，在顶置半导体层3上，形成硅层和锗硅层交替
层叠的硅/锗硅叠层4。硅/锗硅叠层4优选采用外延工艺形成，其最
底层为硅或者锗，在本发明图示的实施例中，采用了锗硅层为最底层；
可选的实施例中，可以采用硅层为最底层。硅/锗硅叠层4用于在随
后的工艺中形成纳米线，每层硅层和锗硅层的厚度为2-50nm，优选
为5-15nm，层叠的数目通常在3层以上，优选为5层，即自下向上
的锗硅/硅/锗硅/硅/锗硅。
参见图3，其为侧视图，通过图案化处理，形成鳍片。优选地，
鳍片包括硅/锗硅叠层4和顶置半导体层3。在本发明优选的实施例
中，图案化处理的刻蚀步骤停止在埋置氧化层2上，由埋置氧化层2
形成各个不同器件的电学隔离。在可选的实施例中，可以在图案化步
骤中，将刻蚀进行至SOI衬底1之中，也即刻蚀穿过埋置氧化层2，
在此情况下，鳍片包括硅/锗硅叠层4、顶置半导体层3、埋置氧化层
2以及部分SOI衬底1；同时，在此情况下，可选地形成STI结构(未
图示)。
接着，参见图4，在鳍片结构之上，形成虚设栅氧化层5，虚设
栅极堆栈6，栅极侧墙7。虚设栅氧化层5、虚设栅极堆栈6、栅极侧
墙7线条跨于鳍片之上，通常是与鳍片线条垂直相交。虚设栅氧化层
5例如为SiO2，虚设栅极堆栈6的材料为多晶硅或者非晶硅等，在本
发明的一个实施例中，采用了非晶硅。栅极侧墙7的具体形成方法包
括：全面沉积栅极侧墙材料，并进行回刻蚀，其中，栅极侧墙材料包
括但不限于Si3N4。
接着，参见图5，形成源漏延伸区和源漏区8。具体工艺包括去
除部分硅/锗硅叠层4材料和部分顶置半导体层3材料，形成源漏极
凹槽，然后进行源漏延伸区和源漏区8的填充，例如采用外延等工艺。
源漏延伸区和源漏区8还可以采用硅化物，或者应力材料。
参见图6，全面性沉积介质层9，覆盖虚设栅极堆栈6、栅极侧
墙7等。介质层9材料为SiO2等。
接着，参见图7，采用平坦化工艺处理以暴露出虚设栅极堆栈6
的上表面，然后，去除虚设栅极堆栈6和虚设栅氧化层5，以形成栅
极凹槽10。栅极凹槽10也暴露出包括硅/锗硅叠层4的鳍片的顶面和
侧面。
参见图8，经由暴露出的栅极凹槽10，去除硅/锗硅叠层4中的
硅或者锗硅材料之一。优选地，采用高选择比刻蚀工艺，例如湿法刻
蚀，去除硅或锗硅。湿法工艺去除硅时，选择具有羟基的有机溶剂，
优选为TMAH。由于湿法刻蚀相对于干法刻蚀属于低温工艺，因此，
对器件的影响较干法工艺更小。本发明优选的实施例中去除了硅材
料，保留锗硅作为纳米线，也即器件的沟道区，锗硅沟道区会具有更
好的器件性能；在可选的实施例中，可以选择去除锗硅而保留硅材料。
图8中为去除了硅材料后的示意图，当顶置半导体层3采用硅材料时，
其在本步骤中也被去除，图8中斜线阴影表示去除了硅材料后形成的
空间。
接着，参见图9，形成栅极绝缘层和栅极11。栅极绝缘层和栅极
11为HKMG，其中，栅极绝缘层采用高K栅极绝缘层材料，选自以
下材料之一或其组合构成的一层或多层：Al2O3，HfO2，包括HfSiOx、
HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx以及HfLaSiOx至少
之一在内的铪基高K介质材料，包括ZrO2、La2O3、LaAlO3、TiO2、
或Y2O3至少之一在内的稀土基高K介质材料。而栅极的材料为金属、
合金或金属化合物，例如TiN，TaN，W等。栅极绝缘层和栅极11
包围硅/锗硅叠层4中剩余的锗硅或者硅纳米线，从而形成器件。图9
中为包围锗硅纳米线的示意图，其中方格阴影表示栅极绝缘层和栅极
11。
以上，本发明的半导体器件制造方法已得到说明。在本发明的方
法中，采用SOI衬底，能够获得很好的器件隔离，通过形成硅/锗硅
叠层并去除其中一种材料以形成纳米线，由于硅/锗硅叠层包含于鳍
片之中，纳米线并不需要采用额外的pad进行支撑，降低了工艺的难
度，并且，由于硅和锗硅的材料性质差异，可以采用高选择比的低温
湿法刻蚀工艺去除其中一种材料，而无需采用干法刻蚀工艺，进一步
简化了工艺；而且并发明的方法与常规FinFET工艺兼容，可以简便
有效地获得FinFET纳米线器件。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人
员可以知晓无需脱离本发明范围而对器件结构和/或工艺流程做出各
种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适
于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的
不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实
施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的
所有实施例。