芯片结构、 晶圆结构以及芯片制作工艺 技术领域 本发明是有关于一种半导体结构以及半导体制作工艺， 特别是有关于一种芯片结 构、 晶圆结构以及芯片制作工艺。
背景技术 经过半导体集成电路制作工艺所制作出的晶圆在进行切割作业前， 通常先对晶圆 进行一薄化制作工艺来使晶圆的厚度变小。在晶圆经过薄化制作工艺后， 晶圆的面积与厚 度比变大， 所以在后续取放晶圆、 机台运送晶圆及晶圆切割作业的过程中， 容易发生晶圆破 片的情形， 因此薄化后的晶圆需粘合于一载具上以由此载具来支撑， 并有利于后续制作工 艺。然而， 晶圆切割后仍需从载具上卸除， 而卸除的过程中与卸除后， 也容易发生芯片破片 的情形。
发明内容 本发明提供一种芯片结构， 其具有一应力缓冲层。
本发明提供一种晶圆结构， 其具有一应力缓冲层， 用以作为薄化后基底的支撑结 构， 并于切割作业时可作为防止晶圆破片或崩裂延伸的结构。
本发明提供一种芯片制作工艺， 用以制造出同时具有导电贯孔与应力缓冲环的芯 片单元。
本发明提出一种芯片结构， 其包括一基底以及一应力缓冲层。基底具有一第一表 面与一相对于第一表面的第二表面。应力缓冲层配置于基底的周围， 且应力缓冲层至少位 于基底的第一表面与第二表面其中之一。
本发明提出一种晶圆结构， 其包括一基底以及一应力缓冲层。基底具有一第一表 面、 一相对于第一表面的第二表面及多条将基底分隔成多个芯片单元的切割道。应力缓冲 层配置于这些切割道上， 且环绕每一芯片单元的周围， 应力缓冲层至少位于基底的第一表 面与第二表面其中之一。
本发明提出一种芯片制作工艺。首先， 提供一晶圆。晶圆具有彼此相对的一第一 表面与一第二表面。接着， 于晶圆的第一表面形成多个盲孔。形成一绝缘层与一覆盖绝缘 层的电镀种子层于第一表面与这些盲孔的孔壁内。 形成一图案化掩膜于第一表面上方的电 镀种子层上。 之后， 以电镀的方式形成一导电材料于这些盲孔内以形成多个导电盲孔， 以及 于第一表面上方的部分电镀种子层上形成多个应力缓冲环， 其中这些导电盲孔分别位于这 些应力缓冲环内。最后， 移除图案化掩膜及图案化掩膜下方的部分电镀种子层。
本发明更提出一种芯片制作工艺。首先， 提供一晶圆。晶圆具有彼此相对的一第 一表面与一第二表面。接着， 以于晶圆的第一表面形成多个盲孔。形成一电镀种子层于第 一表面上与这些盲孔的孔壁内。形成一第一图案化掩膜于第一表面上方的电镀种子层上。 以电镀的方式形成一导电材料于这些盲孔内以形成多个导电盲孔。 移除第一图案化掩膜以 及第一图案化掩膜下方的部分电镀种子层。形成一第二图案化掩膜于晶圆的第一表面上。
之后， 以第二图案化掩膜为蚀刻掩膜蚀刻第一表面， 以形成多个绝缘环区与多个应力缓冲 环区， 其中这些绝缘环区分别暴露出这些导电盲孔的侧壁， 且这些绝缘环区分别位于这些 应力缓冲环区内。 最后， 配置一绝缘材料于这些绝缘环区内与这些应力缓冲环区内， 以形成 多个绝缘环与多个应力缓冲环。
基于上述， 由于本发明的晶圆结构具有一应力缓冲层， 因此进行一薄化制作工艺 后， 此应力缓冲层不但可作为一支撑结构， 以防止薄化后的晶圆结构于取放以及机台运送 的过程中发生破片的情形外， 对晶圆结构进行切割作业而分割成多个芯片结构时， 应力缓 冲层亦可防止晶圆破片或崩裂延伸至相邻切割道两侧的芯片区域内， 可提高切割良率。 附图说明
为让本发明的上述特征和优点能更明显易懂， 下文特举实施例， 并配合附图作详 细说明如下， 其中 ：
图 1A 为本发明的一实施例的一种晶圆结构的剖面示意图。
图 1B 为图 1A 的晶圆结构的俯视示意图与部分放大示意图。
图 1C 为切割图 1A 的晶圆结构所形成的一芯片结构的俯视示意图。
图 2 为本发明的另一实施例的一种晶圆结构的剖面示意图。
图 3 为本发明的另一实施例的一种晶圆结构的剖面示意图。
图 4 为本发明的另一实施例的一种晶圆结构的剖面示意图。
图 5 为本发明的另一实施例的一种晶圆结构的剖面示意图。
图 6A 至图 6G 绘示本发明的一实施例的一种芯片制作工艺。
图 7A 至图 7K 绘示本发明的一实施例的一种芯片制作工艺。 具体实施方式
图 1A 为本发明的一实施例的一种晶圆结构的剖面示意图， 图 1B 为图 1A 的晶圆结 构的俯视示意图与部分放大示意图， 图 1C 为切割图 1A 的晶圆结构所形成的一芯片结构的 俯视示意图。请先同时参考图 1A 与图 1B， 在本实施例中， 晶圆结构 100a 包括一基底 110 以 及一应力缓冲层 120a。
详细而言， 基底 110 具有一第一表面 112、 一相对于第一表面 112 的第二表面 114 及多条将基底 110 分隔成多个芯片区域 C 的切割道 116， 其中切割道 116 是由一保护层 (passivation layer)( 未绘示 ) 未覆盖于基底 110 的第一表面 112 上的区域所定义， 且此 区域不包括保护层所暴露出的接垫区 ( 未绘示 )。
应力缓冲层 120a 配置于这些切割道 116 上， 且环绕每一芯片单元 C 的周围， 其中 应力缓冲层 120a 至少位于基底 110 的第一表面 112 与第二表面 114 其中的丨。特别是， 在 本实施例中， 应力缓冲层 120a 是突出于基底 110 的第一表面 112 上， 且应力缓冲层 120a 是 由多个彼此相连的应力缓冲环 122 所构成的一网格状图案， 其中这些应力缓冲环 122 为一 体成形， 且基底 110 的第一表面 112 为一主动面。应力缓冲层 120a 的材质包括金属、 玻璃 或高分子材料， 其中金属较佳者为铜。
当然， 于其它未绘示的实施例中， 应力缓冲层 120a 亦可由多个单独存在的应力缓 冲环 122 所构成， 且这些应力缓冲环 122 分别环绕这些芯片单元 C， 因此， 图 1A 与图 1B 所示的应力缓冲层 120a 仅为举例说明， 并非限定本发明。
由于本实施例的晶圆结构 100a 具有应力缓冲层 120a， 因此当对此晶圆结构 100a 进行一薄化制作工艺而使晶圆结构 100a 整体的厚度变薄后， 应力缓冲层 120a 可作为一支 撑结构， 以防止薄化后的晶圆结构 100a 于取放以及机台运送的过程中发生破片的情形。此 外， 请同时参考图 1B 与图 1C， 当刀具 ( 未绘示 ) 沿着切割道 116 对晶圆结构 100a 进行切割 作业而分割成多个芯片结构 200 时， 应力缓冲层 120a 也可防止崩裂延伸至相邻切割道两侧 的芯片区域 C 内， 可提高切割良率。
在此必须说明的是， 在本实施例中， 切割道 116 的宽度大于或等于应力缓冲层 120a 的宽度， 且刀具 ( 未绘示 ) 的宽度小于应力缓冲层 120a 的宽度。换言之， 当刀具沿着 切割道 116 切割晶圆结构 100a 而分割成芯片结构 200 时， 每一芯片结构 200 于其基底 110 的周围皆包含有应力缓冲层 120a。
图 2 为本发明的另一实施例的一种晶圆结构的剖面示意图。请同时参考图 1A 与 图 2， 图 2 的晶圆结构 100b 与图 1A 的晶圆结构 100a 相似， 其不同之处在于 ： 图 2 的晶圆结 构 100b 的应力缓冲层 120b 是内埋于基底 110 的第一表面 112 上。
图 3 为本发明的另一实施例的一种晶圆结构的剖面示意图。请同时参考图 1A 与 图 3， 图 3 的晶圆结构 100c 与图 1A 的晶圆结构 100a 相似， 其不同之处在于 ： 图 3 的晶圆结 构 100c 的应力缓冲层 120c 是突出于基底 110 的第二表面 114 上， 其中第二表面 114 为一 非主动面。 图 4 为本发明的另一实施例的一种晶圆结构的剖面示意图。请同时参考图 1A 与 图 4， 图 2 的晶圆结构 100d 与图 1A 的晶圆结构 100a 相似， 其不同之处在于 ： 图 4 的晶圆结 构 100d 的应力缓冲层 120d 是内埋于基底 110 的第二表面 114 上， 其中第二表面 114 为一 非主动面。
图 5 为本发明的另一实施例的一种晶圆结构的剖面示意图。请同时参考图 1A 与 图 5， 图 5 的晶圆结构 100e 与图 1A 的晶圆结构 100a 相似， 其不同之处在于 ： 图 5 的晶圆结 构 100e 还包括多个导电贯孔 130， 且第一表面 112 具有多个主动线路 118， 而这些导电贯孔 130 贯穿基底 110 的第二表面 114 而连接至这些主动线路 118， 且应力缓冲层 120a 位于这 些主动线路 118 以外的区域， 其中第一表面 112 为一主动面， 第二表面 114 为一非主动面。 换言之， 本实施例为一具有主动元件的晶圆结构 100e。
以上仅介绍本发明部分实施例的晶圆结构 100a ～ 100e 与芯片结构 200， 并未介绍 本发明的芯片制作工艺。 对此， 以下将以两个不同的实施例来说明芯片制作工艺， 且两实施 例中分别皆是以一已薄化后的晶圆 300、 500 为例， 并配合图 6A 至图 6G 与图 7A 至图 7K 对 芯片制作工艺进行详细的说明。
图 6A 至图 6G 绘示本发明的一实施例的一种芯片制作工艺。在此必须说明的是， 为了方便说明起见， 图 6E 为图 6D 的芯片制作工艺的俯视示意图与部分放大示意图。请先 参考图 6A， 依照本实施例的芯片制作工艺， 首先， 提供一具有彼此相对的一第一表面 300a 与一第二表面 300b 的晶圆 300。
接着， 请再参考图 6A， 于晶圆 300 的第一表面 300a 进行一光刻与非等向性蚀刻制 作工艺， 以形成多个盲孔 310a， 并于第一表面 300a 与这些盲孔 310a 的孔壁内形成一绝缘层 320 与一覆盖绝缘层 320 的电镀种子层 330。
接着， 请参考图 6B， 形成一图案化掩膜 340 于晶圆 300 的第一表面 300a 上方的电 镀种子层 330 上， 其中图案化掩膜 340 未覆盖这些盲孔 310a。
接着， 请参考图 6C， 由电镀种子层 330 以电镀的方式形成一导电材料于这些盲孔 310a 内以形成多个导电盲孔 310b， 以及于晶圆 300 的第一表面 300a 上方的部分电镀种子 层 330 上形成多个应力缓冲环 350， 其中这些导电盲孔 310b 分别位于这些应力缓冲环 350 内。
接着， 请同时参考 6D 与图 6E， 移除图案化掩膜 340 及图案化掩膜 340 下方的部分 电镀种子层 330。至此， 已于晶圆 300 上完成突出于第一表面 300a 的应力缓冲环 350 与导 电盲孔 310b。
之后， 请参考图 6F 与图 6G， 对晶圆 300 的第二表面 300b 进行一薄化制作工艺至暴 露出这些导电盲孔 310b， 使得这些导电盲孔 310b 成为多个导电贯孔 310c。最后， 沿着这些 应力缓冲环 350 来切割晶圆 300， 以形成多个芯片单元 400。
详细而言， 由于本实施例的晶圆 300 的第一表面 300a 上具有应力缓冲环 350， 因此 当对此晶圆 300 进行薄化制作工艺而使晶圆 300 整体的厚度变薄后， 应力缓冲环 350 可作 为一支撑结构， 以防止薄化后的晶圆 350 于取放以及机台运送的过程中发生破片的情形。 此外， 当沿着应力缓冲环 350 对晶圆 300 进行切割而分割成多个芯片单元 400 时， 应力缓冲 环 350 也可防止晶圆 300 因受应力产生崩裂而延伸至相邻的芯片单元 400 内， 可提高切割 良率。 值得一提的是， 在本实施例中， 晶圆 300 为一空白晶圆 (dummy wafer)， 因此其第 一表面 300a 与第二表面 300b 的功能与型态实质上相同， 但于其它未绘示的实施例中， 当晶 圆例如为一具有主动元件的晶圆 (device wafer) 时， 其具有主动线路 ( 包括主动元件与内 联机 ) 的表面为一主动面， 且导电贯孔会连接至主动线路， 应力缓冲环位于主动线路以外 的区域， 仍属于本发明可采用的技术方案， 不脱离本发明所欲保护的范围。 上述主动线路与 导电贯孔的相对位置可类似于图 5 的主动线路 118 及导电贯孔 130。
详细而言， 当于一具有主动元件的晶圆上完成突出于该晶圆表面的应力缓冲环与 导电贯孔后， 不需经过薄化制作工艺， 可直接沿着所述应力缓冲环来切割该晶圆， 以形成多 个具有主动元件的芯片单元。
简言之， 本实施例的芯片制作工艺， 是利用一次光刻与蚀刻制作工艺于晶圆 300 的第一表面 300a 上形成盲孔 310a， 然后， 由电镀与图案化掩膜 340 形成突出于第一表面 300a 上的应力缓冲环 350 与盲孔 310a 内的导电盲孔 310b， 之后， 薄化晶圆 300 并沿着应力 缓冲环 350 来切割晶圆 300， 以形成多个芯片单元 400。换言之， 本实施例的每一芯片单元 400 皆具有导电贯孔 310c 与突出于第一表面 300a 的应力缓冲环 350， 且应力缓冲环 350 可 提高芯片制作工艺中切割晶圆 300 时的切割良率。
图 7A 至 7K 图绘示本发明的一实施例的一种芯片制作工艺。为了方便说明起见， 图 7H 为图 7I 的芯片制作工艺的俯视示意图与部分放大示意图。请先参考图 7A， 依照本实 施例的芯片制作工艺， 首先， 提供一具有彼此相对的一第一表面 500a 与一第二表面 500b 的 晶圆 500。
接着， 请再参考图 7A， 于晶圆 500 的第一表面 500a 进行一光刻与非等向性蚀刻制 作工艺， 以形成多个盲孔 510a， 并于第一表面 500a 与这些盲孔 510a 的孔壁内形成一电镀种
子层 520。
接着， 请参考图 7B， 形成一第一图案化掩膜 540a 于晶圆 500 的第一表面 500a 上方 的电镀种子层 520 上， 其中第一图案化掩膜 540a 未覆盖这些盲孔 510a。
接着， 请参考图 7C， 由电镀种子层 520 以电镀的方式形成一导电材料于于这些盲 孔 510a 内以形成多个导电盲孔 510b。
接着， 请参考图 7D， 移除第一图案化掩膜 540a 以及第一图案化掩膜 540a 下方的部 分电镀种子层 520， 以暴露出晶圆 500 的第一表面 500a 与导电盲孔 510b 的部分表面。
接着， 请参考图 7E， 形成一第二图案化掩膜 540b 于晶圆 500 的第一表面 500a 上， 其中第二图案化掩膜 540b 未覆盖这些导电盲孔 510b。
接着， 请参考图 7F， 以第二图案化掩膜 540b 为蚀刻掩膜蚀刻第一表面 500a， 以形 成多个绝缘环区 I 与多个应力缓冲环区 S， 其中这些绝缘环区 I 分别暴露出这些导电盲孔 510b 的侧壁， 且这些绝缘环区 I 分别位于这些应力缓冲环区 S 内。 之后， 移除第二图案化掩 膜 540b。
接着， 请参考图 7G， 配置一绝缘材料 570 于这些绝缘环区 I 内与这些应力缓冲环区 S 内。在本实施例中， 绝缘材料 570 例如是玻璃 (glass) 或聚合物 (polymer)。 之后， 请同时参考图 7H 与图 7I， 移除部分绝缘材料 570， 使绝缘材料 570 与晶圆 500 的第一表面 500a 实值上切齐， 以形成多个绝缘环 550 与多个应力缓冲环 560。至此， 已 于晶圆 500 上完成内埋于第一表面 500a 的应力缓冲环 560 与导电盲孔 510b。
之后， 请参考图 7J 与 7K， 对晶圆 500 的第二表面 500b 进行一薄化制作工艺至暴露 出这些导电盲孔 510b， 使得这些导电盲孔 510b 成为多个导电贯孔 510c。最后， 沿着这些应 力缓冲环 560 来切割晶圆 500， 以形成多个芯片单元 600。
详细而言， 由于本实施例的晶圆 500 具有内埋于第一表面 500a 的应力缓冲环 560， 因此当对此晶圆 500 进行薄化制作工艺而使晶圆 500 整体的厚度变薄后， 应力缓冲环 560 可作为一支撑结构， 以防止薄化后的晶圆 500 于取放以及机台运送的过程中发生破片的情 形。此外， 当沿着应力缓冲环 560 对晶圆 500 进行切割而分割成多个芯片单元 600 时， 应力 缓冲环 560 也可防止晶圆 500 因受应力产生崩裂而延伸至相邻的芯片单元 600 内， 可提高 切割良率。
值得一提的是， 在本实施例中， 晶圆 500 为一空白晶圆 (dummy wafer)， 因此其第 一表面 500a 与第二表面 500b 的功能与型态实质上相同， 但于其它未绘示的实施例中， 当晶 圆例如为一具有主动元件的晶圆 (device wafer) 时， 其具有主动线路 ( 包括主动元件与内 联机 ) 的表面为一主动面， 且导电贯孔会连接至主动线路， 应力缓冲环位于主动线路以外 的区域， 仍属于本发明可采用的技术方案， 不脱离本发明所欲保护的范围。 上述主动线路与 导电贯孔的相对位置可类似于图 5 的主动线路 118 及导电贯孔 130。
详细而言， 当于一具有主动元件的晶圆上完成内埋于该晶圆表面的应力缓冲环与 导电贯孔后， 不需经过薄化制作工艺， 可直接沿着所述应力缓冲环来切割该晶圆， 以形成多 个具有主动元件的芯片单元。
简言之， 本实施例的芯片制作工艺， 是利用二次光刻与蚀刻制作工艺分别于晶圆 500 的第一表面 500a 上形成盲孔 510a、 绝缘环区 I 以及应力缓冲环区 S， 并由电镀与第一 图案化掩膜 540a 于盲孔 510a 内形成导电盲孔 510b， 之后， 配置绝缘材料 570 于绝缘环区 I
以及应力缓冲环区 S 内而形成绝缘环 550 与应力缓冲环 560， 最后， 薄化晶圆 500 并沿着应 力缓冲环 560 来切割晶圆 500， 以形成多个芯片单元 600。换言之， 本实施例的每一芯片单 元 600 皆具有导电贯孔 510c 与内埋于第一表面 500a 的应力缓冲环 560， 且应力缓冲环 350 可提高芯片制作工艺中切割晶圆 600 时的切割良率。
综上所述， 本发明的晶圆结构具有一应力缓冲层， 当进行一薄化制作工艺后， 此应 力缓冲层不但可作为一支撑结构， 以防止薄化后的晶圆结构于取放以及机台运送的过程中 发生破片的情形外， 对晶圆结构进行切割作业而分割成多个芯片结构时， 应力缓冲层亦可 防止崩裂延伸至相邻切割道两侧的芯片区域内， 可提高切割良率。
此外， 本发明的芯片制作工艺， 是先于晶圆的一表面形成突出或内埋于此表面的 应力缓冲环， 因此当沿着应力缓冲环来切割晶圆而形成多个芯片单元时， 应力缓冲环可防 止晶圆因受应力产生崩裂而延伸至相邻的芯片单元内， 可提高切割良率。 故， 本发明的芯片 制作工艺具有较佳的制作工艺良率。
虽然本发明已以实施例揭露如上， 然其并非用以限定本发明， 任何所属技术领域 中具有通常知识者， 在不脱离本发明的精神和范围内， 当可作些许的更动与润饰， 故本发明 的保护范围当视权利要求范围所界定的为准。