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1、(10)申请公布号 CN 102968326 A(43)申请公布日 2013.03.13CN102968326A*CN102968326A*(21)申请号 201210528955.5(22)申请日 2012.12.04G06F 9/445(2006.01)(71)申请人中国北方车辆研究所地址 102202 北京市丰台区槐树岭4号院(72)发明人王文涛 李姝 颜廷海 宋海平周莲(74)专利代理机构中国兵器工业集团公司专利中心 11011代理人刘东升(54) 发明名称一种FPGA并行动态加载方法(57) 摘要本发明涉及一种FPGA并行动态加载方法，属于光电对抗技术领域。该方法包括：根据产品要求以。
2、及功能需要，生成待加载的映像文件；将映像文件写入FLASH存储器中；DSP核心处理器读取映像文件；DSP核心处理器通过总线以并行传输的方式将所述映像文件加载至所述待加载的FPGA芯片中。该方案由于通过基于总线的并行传输方式加载映像文件至FPGA芯片，从而相比现有的串行传输方式，大大提升了加载速度。由于可以预先通过JTAG编程方式来生成符合芯片要求和应用需求的映像文件，从而可实现映像文件的随时更新，在有效提高系统灵活性的同时，还避免了现有技术中反复插拔FLASH存储器的麻烦，大大降低了操作人员的时间成本。(51)Int.Cl.权利要求书1页 说明书3页 附图2页(19)中华人民共和国国家知识产权。
3、局(12)发明专利申请权利要求书 1 页 说明书 3 页 附图 2 页1/1页21.一种FPGA并行动态加载方法，其特征在于，该方法包括如下步骤：步骤S1：根据待加载的FPGA芯片的产品应用要求以及具体实际应用中的功能需要，生成待加载至FPGA芯片中的映像文件；步骤S2：将所述映像文件写入FLASH存储器中；步骤S3：通过DSP核心处理器读取所述FLASH存储器中的映像文件；步骤S4：DSP核心处理器通过总线以并行传输的方式将所述映像文件加载至所述待加载的FPGA芯片中。2.如权利要求1所述的FPGA并行动态加载方法，其特征在于，所述步骤S1中，通过JTAG编程方式生成待加载至FPGA芯片中的。
4、映像文件。3.如权利要求1所述的FPGA并行动态加载方法，其特征在于，所述步骤S2中，通过JTAG编程方式将所述映像文件写入FLASH存储器中。权 利 要 求 书CN 102968326 A1/3页3一种 FPGA 并行动态加载方法技术领域0001 本发明涉及光电对抗领域，具体涉及一种FPGA并行动态加载方法，其可应用于武器平台DSP+FPGA架构的硬件电路结构设计中。背景技术0002 目前主流应用的FPGA(Field-Programmable Gate Array，现场可编程门阵列)并行加载方式是采用外置FLASH存储器、同步串行接口等方式来进行加载。0003 由于FPGA的生产厂家多提供。
5、用于加载的FLASH存储器，其符合FPGA的加载时序，同时支持JTAG(Joint Test Action Group，联合测试行为组织标准)进行编程，从通常意义上而言是一种很方便的下载方案，当然，也可以采用同步串口实现加载。0004 但不管是FLASH存储器加载还是同步串口加载，都无法提供很好的下载速度，这在较大规模的应用场合下，其加载时间往往超过300ms，影响系统的启动速度。此外，采用FLASH存储器方式加载还会因需求的改变，从而不停的将FLASH存储器拨出另行复制文件，从而大大增加了工艺复杂性，加重了工作人员的时间成本。0005 因此，如何开发出一种应用于DSP(Digital Sig。
6、nal Processor，数字信号处理器)+FPGA架构下的新的FPGA加载方式，以适应加载速度的高速化以及系统灵活性等方面的要求。发明内容0006 (一)要解决的技术问题0007 本发明要解决的技术问题是如何提高现有技术中FPGA加载过程的速度、系统应用的灵活性，以及如何降低现有FPGA加载方案的人工时间成本。0008 (二)技术方案0009 为了解决上述技术问题，本发明提供一种FPGA并行动态加载方法，该方法包括如下步骤：0010 步骤S1：根据待加载的FPGA芯片的产品应用要求以及具体实际应用中的功能需要，生成待加载至FPGA芯片中的映像文件；0011 步骤S2：将所述映像文件写入FL。
7、ASH存储器中；0012 步骤S3：通过DSP核心处理器读取所述FLASH存储器中的映像文件；0013 步骤S4：DSP核心处理器通过总线以并行传输的方式将所述映像文件加载至所述待加载的FPGA芯片中。0014 其中，所述步骤S1中，通过JTAG编程方式生成待加载至FPGA芯片中的映像文件。0015 其中，所述步骤S2中，通过JTAG编程方式将所述映像文件写入FLASH存储器中。0016 (三)有益效果0017 本发明技术方案与现有技术相比较，具备如下几点有益效果：0018 (1)通过基于总线的并行传输方式加载映像文件至FPGA芯片，从而相比现有的串说 明 书CN 102968326 A2/3。
8、页4行传输方式，大大提升了加载速度。0019 (2)由于可以预先通过JTAG编程方式来生成符合芯片要求和应用需求的映像文件，从而可实现映像文件的随时更新，在有效提高系统灵活性的同时，还避免了现有技术中反复插拔FLASH存储器的麻烦，大大降低了操作人员的时间成本。附图说明0020 图1为本发明技术方案的流程图。0021 图2为本发明技术方案中生成映像文件的界面示意图。0022 图3为本发明技术方案中与FPGA芯片配置相关电路的原理图。具体实施方式0023 为使本发明的目的、内容、和优点更加清楚，下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。0024 为提高现有技术中FPGA加载过。
9、程的速度、系统应用的灵活性，以及如何降低现有FPGA加载方案的人工时间成本，本发明提供一种FPGA并行动态加载方法，如图1所示，该方法包括如下步骤：0025 步骤S1：根据待加载的FPGA芯片的产品应用要求以及具体实际应用中的功能需要，通过JTAG编程方式生成待加载至FPGA芯片中的映像文件；0026 步骤S2：通过JTAG编程方式将所述映像文件写入FLASH存储器中；0027 步骤S3：通过DSP核心处理器读取所述FLASH存储器中的映像文件；0028 步骤S4：DSP核心处理器通过总线以并行传输的方式将所述映像文件加载至所述待加载的FPGA芯片中。0029 下面结合实施例来具体说明。003。
10、0 实施例0031 本实施例基于上述技术方案来具体实施，其说明内容包括：电路设计部分、映像文件生成部分以及映像文件加载部分。0032 1、电路设计0033 本实施例基于产品ADSP-TS101的DSP核心处理器来进行设计。0034 如图2所示，其中，FPGA芯片通过DSP核心处理器的外部总线加载。0035 设置FPGA的M2:0为110，即设置FPGA于Slave Parallel模式，此模式下FPGA的PROGRAM信号用于清除FPGA，INIT信号用于指示复位状态是否完成，DONE信号用于指示加载是否成功，D0:7作为数据输入，CCLK作为输入时钟，CS作为片选，/WR作为写允许信号，BU。
11、SY作为FPGA忙信号。0036 由于FPGA的周期远小于DSP的操作周期，因此BUSY信号没有使用，悬空。0037 设置FLAG1作为DSP的输出信号，和DSP的复位信号经二极管线与后用来控制PROGRAM信号；0038 设置FLAG2作为DSP的输入信号，用来检测FPGA的INIT信号；0039 FPGA的DONE信号连接到发光二极管，用来指示FPGA的加载状态；0040 FPGA的D0:7和DSP_D0:7相连；说 明 书CN 102968326 A3/3页50041 由于对FPGA只有写操作，所以FPGA的/WR信号接地；0042 CS片选和DSP的MS1连接；0043 CCLK和DS。
12、P的WRL连接；0044 2、映像文件生成0045 首先，利用Xilinx ISE编辑将要下载到FPGA的工程文件，经JTAG加载测试，确认功能符合设计需求。0046 双击Process for Current Source栏内的Genrate Programming File，此时弹出一个impact软件窗口，选Xilinx PROM File Formatter。在File菜单中选择PROM Properties，弹出选项框，在Format选项卡中的设置如图3所示。0047 点击“确定”，此时即可保存成所需的FPGA数据流文件。0048 生成的*.HEX通过ADSP-TS101的VDSP软。
13、件烧录到FLASH的FPGA目标地址。并把目标文件大小写到0x200000偏移位置。0049 3、软件加载流程0050 软件加载流程如下：0051 1)读FLASH的FPGA目标地址+0x200000偏移，计算FPGA目标文件的大小；0052 2)置PROGRAM信号为低；0053 3)等待，直至INIT信号为低。0054 4)置PROGRAM信号为高；0055 5)等待，直至INIT信号为高。读写计数器清零。0056 6)如果读写计数器小于目标文件大小，执行以下步骤，否则调至下一步：0057 a)读取FLASH中的FPGA目标数据偏移为计数器位置的值。0058 b)写该值至DSP的MS1地址空间。0059 7)等待10ms。0060 8)检查DONE信号的电平，如果为高，返回加载成功，否则返回加载失败。0061 以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。说 明 书CN 102968326 A1/2页6图1图2说 明 书 附 图CN 102968326 A2/2页7图3说 明 书 附 图CN 102968326 A。