半导体元件的制造方法 【技术领域】
本发明涉及半导体元件的制造方法。
背景技术
半导体集成电路(IC)工业不断持续的快速成长。IC材料及设计的技术发展孕育出不同次代的半导体集成电路，且每个次代的电路比先前次代具有更小尺寸且更复杂的设计。然而，这些发展也增加IC工艺的复杂度，因此，IC次代的发展也需要对工艺作改善。
在集成电路发展的方针中，是以缩小几何尺寸(例如所使用工艺所能形成的最小元件(或线))的方式增加功能密度(function density)(例如每晶片面积中内连元件的数目)。此微缩化现象通常提供了增加产率(productionefficiency)及降低相关费用的好处。而微缩化也产生相对较高的功率消耗值，因此需要使用例如互补式金属氧化物半导体(complementarymetal-oxide-semiconductor；CMOS)元件的低功耗的元件。
CMOS元件一般形成具有栅极氧化层(gate oxide)及多晶硅栅极电极(gateelectrode)。随着元件尺寸的不断微缩化，为了改善元件效能，高介电常数(high-k)栅极介电层及金属栅极电极已取代了栅极氧化层及多晶硅栅极电极。然而，有些问题会在当将高介电常数介电/金属栅极元件整合至CMOS工艺中时发生。举例而言，高介电常数介电/金属栅极元件会污染生产线(production line)的机台，而在高介电常数介电/金属栅极晶片(high-k/metalgate wafer)及非高介电常数介电/金属栅极晶片(non-high-k/metal gate wafer)都造成缺陷(defect)。
【发明内容】
本发明提供一种半导体元件的制造方法，包括：于一基底前侧上的半导体基底的上方形成一界面层；于该界面层上形成高介电常数(high-k)介电层；于该高介电常数介电层上形成一盖层；于该盖层上形成一金属层；于该金属层上形成一第一多晶硅层；以及于该基底背侧上的半导体基底的上方形成一第二多晶硅层。
本发明也提供一种半导体元件的制造方法，包括：于一基底前侧上的半导体基底的上方形成一界面层；于该界面层上形成一高介电常数介电层；于该高介电常数介电层上形成一盖层；于该盖层上形成一金属层；于该金属层上形成一多晶硅层；于该多晶硅层上形成一第一硬掩模层；以及于该基底背侧上的半导体基底的上方形成一第二硬掩模层。
本发明还提供一种半导体元件的制造方法，包括：于一基底前侧上的半导体基底的上方形成一界面层；于该界面层上形成一高介电常数介电层及盖层；于该高介电常数介电层及盖层上形成一金属层；于该金属层上形成一多晶硅层；以及于该基底背侧上的半导体基底的上方形成一介电层，该介电层的厚度小于约80埃。
【附图说明】
图1为本发明一实施例的方法的流程图，以形成具有高介电常数介电层及金属栅极层的半导体元件。
图2至图8是根据图1所示的方法形成半导体元件的工艺剖面图。
图9显示根据本发明一实施例的于后续步骤的半导体器件。
图10为本发明另一实施例的方法的流程图，以形成具有高介电常数介电层及金属栅极层的半导体元件。
图11至图17是根据图2所示的方法形成半导体元件的工艺剖面图。
【附图标记说明】
200～半导体元件；202～半导体基底；204～隔离结构；206～有源区；208～有源区；210～界面层；210n～界面层；210p～界面层；212～高介电常数介电层；212n～高介电常数介电层；212p～高介电常数介电层；214～盖层；214n～盖层；214p～盖层；216～金属层；216n～金属层；216p～金属层；218～多晶硅层；218n～多晶硅层；218p～多晶硅层；222～多晶硅层；230～介电层；400～半导体元件；402～半导体基底；404～隔离结构；406～有源区；408～有源区；410～界面层；412～高介电常数介电层；414～盖层；416～金属层；418～多晶硅层；420～硬掩模层；422～硬掩模层。
【具体实施方式】
有关各实施例的制造和使用方式如以下所详述。然而，值得注意的是，本发明所提供的各种可应用的发明概念依具体内文的各种变化据以实施，且在此所讨论的具体实施例仅是用来显示具体使用和制造本发明的方法，而不用以限制本发明的范围。以下通过各种图示及例式说明本发明优选实施例的制造过程。在本发明各种不同的各种实施例和图示中，相同的符号代表相同或类似的元件。此外，当一层材料层是位于另一材料层或基板之上时，其可以是直接位于其表面上或另外插入有其他中介层。
在详述本发明前，要说明的是问题会在当想要整合高介电常数介电/金属栅极元件至CMOS工艺时，特别是当利用相同机台形成具有高介电常数介电/金属栅极元件的晶片及不具有高介电常数介电/金属栅极元件地晶片两者时发生。就这点而言，高介电常数介电/金属栅极元件会污染生产线(production line)的机台，造成高介电常数介电/金属栅极晶片(high-k/metalgate wafer)及非高介电常数介电/金属栅极晶片(non-high-k/metal gate wafer)都发生缺陷(defect)。举例而言，在一些例子中，来自高介电常数介电/金属栅极晶片其背侧的微粒会污染生产线的机台。因此在某些情况下需要为了高介电常数介电/金属栅极晶片区分开机台。于一些例子中，高介电常数介电/金属栅极晶片的背面需经过一或更多次的清洁步骤。然而，即使已对高介电常数介电/金属栅极晶片进行背面清洁(backside cleaning process)的处理，高介电常数介电/金属栅极晶片常仍具有缺陷，例如晶边(rim或bevel)缺陷，其会变成污染生产线的机台的微粒来源。此污染物会在生产线所生产的所有晶片内造成缺陷，包括高介电常数介电/金属栅极晶片及非高介电常数介电/金属栅极晶片两者。上述缺陷会转变成对高介电常数介电/金属栅极晶片及非高介电常数介电/金属栅极晶片的效能特性都有不良的影响。本发明的实施例解决了上述及其他问题，使得能够在具有相同机台的相同生产线生产具有高介电常数介电/金属栅极元件的晶片及不具有高介电常数介电/金属栅极元件的晶片，而不会有高介电常数介电/金属栅极元件污染机台且对生产线所生产的晶片的特性有不良影响的问题。
图1为本发明一实施例的方法100的流程图，以形成具有高介电常数介电层及金属栅极层的半导体元件。图2至图8是根据方法100形成半导体元件200的工艺剖面图。应了解的是，于一些实施例中，半导体元件200包括如图2至图8所示元件的其他额外或不同的元件。简化图2至图8所示的半导体元件200的目的是为了更清楚地说明本说明书的发明概念。再者，须注意方法100的全部或部分可在CMOS工艺中施行。因此能了解在进行方法100的步骤之前、过程中及/或之后可进行额外及/或其他步骤。
请参考图1，方法100起始于步骤102，提供半导体基底。如图2所示，半导体200包括半导体基底202。于一实施例中，半导体基底202是硅基底。基底202也可为硅锗(silicon germanium)、砷化镓(gallium arsenic；GaAs)或其他合适的材料。基底202可还包括其他元件，例如各种掺杂区，例如p型阱、n型阱、埋藏层及/或外延层。再者，基底202可为一位于绝缘层上的半导体层，例如绝缘层上覆硅(silicon-on-insulator；SOI)。在其他实施例中，半导体基底202可以包括掺杂的外延层(doped epi layer)、梯度半导体层(gradientsemiconductor layer)及/或可还包括半导体层覆盖不同类型的另一半导体层的结构，例如位于硅锗层上的硅层的结构。于其他实施例中，化合物半导体基底可包括多层硅结构，或硅基底可包括多层化合物半导体结构。
半导体元件200可还包括隔离结构204，例如浅沟槽隔离(shallow trenchisolation；STI)或局部硅氧化(local oxidation of silicon；LOCOS)结构，包括形成于基底内的隔离元件以定义且电性绝缘有源区206及208。于一实施例中，STI的形成步骤可包括于基底内蚀刻出沟槽，以及以例如氧化硅、氮化硅或氮氧化硅的绝缘材料填充沟槽。所填充的沟槽可具有多层结构，例如具有热氧化衬层并以氮化硅填充沟槽。于一实施例中，STI结构可利用一连续的步骤形成，例如：成长垫氧化物(pad oxide)、以低压化学气相沉积法(LPCVD)形成氮化层、利用光阻及掩模图案化STI开口、于基底内蚀刻出沟槽、随意性的成长热氧化沟槽衬垫层(thermal oxide trench liner)以增进沟槽介面(trenchinterface)特性、以CVD法形成氧化物以填充沟槽、利用化学机械研磨法(chemical mechanical planarization；CMP)回蚀刻及平坦化、及利用氮化物剥离法(nitride stripping)移除氮化硅。于所述的实施例中，有源区206是设置于PMOS元件，有源区208是设置于NMOS元件。
请参考图1，方法100进行至步骤104，于半导体基底上形成界面层(interfacial layer)。如图2所示，半导体元件200包括形成于基底202前侧上的界面层210。界面层210可包括氧化硅(silicon oxide；SiO2))，且厚度介于约3埃(angstrom；A)至约10埃。界面层210可以热氧化成长法(thermal growthoxide process)形成。于其他实施例中，界面层210可任意的以原子层沉积法(atomic layer deposition；ALD)、化学气相沉积法(chemical vapor deposition；CVD)或其组合，或其他合适的方法形成。于一实施例中，界面层210包括氮氧化硅(silicon oxynitride；SiON)或氮化硅(silicon nitride；SiN)。
请参考图1，方法100进行至步骤106，于界面层上形成高介电常数介电层。如图3所示，半导体元件200包括位于元件前侧上的界面层210其上方的高介电常数介电层212。高介电常数介电层可以ALD、CVD、金属-有机CVD法(metal-organic CVD；MOCVD)、物理气相沉积法(physical vapordeposition；PVD；sputtering)或其组合，或其他合适的方法形成。一般来说，高介电常数介电层212的厚度介于约5埃至约20埃，而于其他实施例中，高介电常数介电层212可具有其他不在上述范围内的厚度。高介电常数介电层212可包括二元(binary)或三元(ternary)高介电常数介电层膜，例如HfO、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、STO、BTO、BaZrO、HfZrO、HfLaO、HfTaO、HfTiO、其组合或其他合适的材料。于其他实施例中，高介电常数介电层212可随意的包括硅酸盐(silicate)，例如HfSiO、LaSiO、AlSiO、其组合或其他合适的材料。
请参考图1，方法100进行至步骤108，于高介电常数介电层上形成盖层(capping layer)。如图4所示，半导体元件200包括位于元件前侧上的盖层214。于一实施例中，盖层用以调变栅电极的功函数，以适当的个别调变NMOS晶体管及PMOS晶体管的效能。举例而言，盖层可包括氧化镧(lanthanum oxide)、LaSiO、氧化锰(manganese oxide)、氧化铝(aluminum oxide)或其他合适的材料。虽然图4显示盖层214形成于高介电常数介电层212的上方，于其他实施例中，盖层214形成于高介电常数介电层212的下方，其中需要于形成高介电常数介电层212前形成盖层214。一般而言，盖层214的厚度介于约3埃至约10埃，而于其他实施例中，盖层214可具有其他不在上述范围内的厚度。应了解的是，于一实施例中，高介电常数介电层212及盖层214同处(in-situ)形成。
请参考图1，方法100进行至步骤110，于盖层上形成金属层。如图5所示，半导体元件200包括形成于位于元件前侧上的盖层214其上方的金属层216。一般而言，金属栅极层216的厚度介于约10埃至约500埃，而于其他实施例中，金属栅极层216可具有其他不在上述范围内的厚度。金属栅极层216可以各种沉积法形成，例如CVD、物理气相沉积(PVD或溅镀(sputtering))、电镀(plating)或其他合适的方法。于一实施例中，金属栅极层216包括TiN、TaN、ZrSi2、MoSi2、TaSi2、NiSi2、WN或其组合，或其他合适的材料。
请参考图1，方法100进行至步骤112，于元件前侧上的金属层的上方形成多晶硅层。如图6所示，半导体元件200包括形成于元件前侧上的金属层216其上方的多晶硅层218。多晶硅层218以沉积或其他合适的方法形成于金属栅极层216上。于一实施例中，利用CVD机台沉积多晶硅层218。于其他实施例中，利用炉管机台(furnace tool)形成多晶硅层218。一般而言，多晶硅层218可具有期望的厚度，且于一实施例中，多晶硅层218的厚度为约200埃至约2000埃。
请参考图1，方法100进行至步骤114，于元件的背侧上形成多晶硅层。如图7所示，半导体元件200包括形成于基底202背侧上的多晶硅层222。多晶硅层222以沉积或其他合适的方法形成。于一实施例中，利用CVD机台沉积多晶硅层222。于其他实施例中，利用炉管机台(furnace tool)形成多晶硅层222。举例而言，于一实施例中，多晶硅层222于压力介于约0.1Torr至约100Torr，温度介于约400℃至约800℃，且SiH4的流率介于约0.1sccm至约100sccm的环境下形成，所形成的厚度介于约50埃至约1000埃。于一实施例中，多晶硅层222具有其他不在上述范围内的厚度。于一实施例中，多晶硅层218及222同时形成于元件200的前侧及后侧。就这一点而言，于一实施例中，利用相同的沉积步骤形成多晶硅层218及222。于其他实施例中，以相同或不同的沉积步骤或其他的步骤分开形成多晶硅层218及222。多晶硅层222阻止了微粒，例如阻止了来自先前所形成的高介电常数介电层及金属层的微粒，致使阻止了基底202的背侧污染后续CMOS工艺的机台及/或非高介电常数介电/金属栅极晶片。具体而言，多晶硅层222密封了任何位于基底202及多晶硅层222内的微粒，及/或介于基底202及多晶硅层222之间的微粒。根据上述，利用于元件背侧上沉积多晶硅层222的方式，能以具有相同的机台的相同生产线生产高介电常数介电/金属栅极元件，而不必担心非高介电常数介电/金属栅极晶片受到污染的问题。
请参考图1，方法100进行至步骤116，图案化各个层膜以形成栅极结构。如图8所示，利用干蚀刻法、湿蚀刻法、或干蚀刻及湿蚀刻的组合法在PMOS元件206内形成栅极堆叠226，且于NMOS元件208内形成栅极堆叠228。栅极堆叠226包括界面层210p、高介电常数介电层212p、盖层214p、金属层216p及多晶层218p。栅极堆叠228包括界面层210n、高介电常数介电层212n、盖层214n、金属层216n及多晶层218n。应了解的是，可分别配置金属层216p及216n以适当的形成PMOS元件206及NMOS元件208的栅极电极。一般而言，可以任何适当的方法图案化栅极结构。于一实施例中，以例如旋转涂布法(spin-on coating)的合适方法于多晶层上形成一层光阻层，接着以合适的微影图案化方式(lithography patterning method)形成图案化光阻元件。接着可利用干式蚀刻或湿式蚀刻的方式，以多个工艺步骤及各种合适的顺序，将光阻层的图案转移至其下方的多晶硅层218、金属层216、盖层214、高介电常数介电层212及界面层210。之后可以合适的公知方法移除光阻层。于其他实施例中，使用硬掩模层。图案化光阻层形成于硬掩模层上。光阻层的图案转移至硬掩模上，接着转移至其下方的材料层以形成栅极结构。硬掩模层可包括氮化硅、氮氧化硅、碳化硅(silicon carbide；SiC)及/或其他合适的介电材料，也可利用例如CVD或PVD的方式形成。
请参考图1，方法100进行至步骤118，完成半导体元件的制造。于一实施例中，进行CMOS工艺以完成半导体元件的制造。应了解的是，半导体元件200可继续进行CMOS工艺的流程以形成各种结构，例如浅掺杂漏极区、位于栅极堆叠上的侧壁或栅极间隙壁、源极/漏极区、硅化物元件、接触窗/介层窗(contact/via)、内连线层(interconnect layer)、金属层、层间介电层、保护层、或其他元件。举例而言，可利用离子掺杂的方式于基底202内形成源极/漏极区，且对准(自对准)于栅极堆叠226及228。可以公知方法于位于PMOS元件206内的栅极堆叠226其任意侧部上形成P型(例如硼的P型掺杂质)的轻掺杂区域。可以公知方法于位于NMOS元件208内的栅极堆叠228其任意侧部上形成N型(例如磷或砷的N型掺杂质)的轻掺杂区域。于其他实施例中，可在栅极堆叠226及228的侧壁上都形成侧壁及栅极间隙壁。于一实施例中，侧壁间隙壁包括例如氧化硅的介电材料。于其他实施例中，侧壁间隙壁可随意的包括氮化硅、碳化硅、氮氧化硅或其组合。于一实施例中，侧壁间隙壁可具有多层结构。于一实施例中，是以公知的沉积及蚀刻法(非等向性蚀刻法)形成侧壁间隙壁。
图9显示根据本发明一实施例的于后续步骤的半导体元件200。具体而言，所显示的元件200具有覆盖元件前侧的介电层230。一般而言，介电层230的厚度小于约80埃，但在其他实施例中，介电层230可具有更厚的厚度。介电层230由氧化硅、氮化硅、氮氧化硅或其他适合的介电材料所构成。介电层230相似于多晶硅层222，能够多阻止微粒，例如阻止来自先前所形成的高介电常数介电层及金属层212及216的微粒，因而避免污染后续CMOS工艺的机台及/或非高介电常数介电/金属栅极晶片。
图10为本发明另一实施例的方法300的流程图，以形成具有高介电常数介电层及金属栅极层的半导体元件。图11至图17是根据方法300形成半导体元件400的工艺剖面图。应了解的是，于一些实施例中，半导体元件400包括如图11至图17所示元件的额外或不同的元件。简化图11至图17所示的PMOS元件及NMOS元件的栅极结构的目的是为了更清楚的说明本说明书的发明概念。再者，须注意方法300的全部或部分可在CMOS工艺中施行。因此能了解在进行方法300的步骤之前、过程中及/或之后可进行额外及/或其他步骤。
请参考图10，方法300起始于步骤302，提供半导体基底。如图11所示，半导体元件400包括半导体基底402。于一实施例中，半导体基底402是硅基底。基底402也可为硅锗(silicon germanium)、砷化镓(gallium arsenic；GaAs)或其他合适的材料。基底402可还包括其他元件，例如各种掺杂区，例如p型阱、n型阱、埋藏层及/或外延层。再者，基底402可为一位于绝缘层上的半导体层，例如绝缘层上覆硅(silicon-on-insulator；SOI)。在其他实施例中，半导体基底402可以包括掺杂的外延层(doped epi layer)、梯度半导体层(gradient semiconductor layer)及/或可还包括半导体层覆盖不同类型的另一半导体层的结构，例如位于硅层位于硅锗层上的结构。于其他实施例中，化合物半导体基底可包括多层硅结构，或硅基底可包括多层化合物半导体结构。
半导体元件400可还包括隔离结构404，例如浅沟槽隔离(shallow trenchisolation；STI)或局部硅氧化(local oxidation of silicon；LOCOS)结构，包括形成于基底内的隔离元件以定义且电性绝缘有源区406及408。于一实施例中，STI的形成步骤可包括于基底内蚀刻出沟槽，以及以例如氧化硅、氮化硅或氮氧化硅的绝缘材料填充沟槽。所填充的沟槽可具有多层结构，例如具有热氧化衬层并以氮化硅填充沟槽。于一实施例中，STI结构可利用一连续的步骤形成，例如：成长垫氧化物(pad oxide)、以低压化学气相沉积法(LPCVD)形成氮化层、利用光阻及掩模图案化STI开口、于基底内蚀刻出沟槽、任意的成长热氧化沟槽衬垫层(thermal oxide trench liner)以增进沟槽介面(trenchinterface)特性、以CVD法形成氧化物以填充沟槽、利用化学机械研磨法(chemical mechanical planarization；CMP)回蚀刻及平坦化、及利用氮化物剥离法(nitride stripping)法移除氮化硅。于所述的实施例中，有源区406属于PMOS元件，有源区408属于NMOS元件。
请参考图10，方法300进行至步骤304，于半导体基底上形成界面层(interfacial layer)。如图11所示，半导体元件400包括形成于基底402前侧上的界面层410。界面层410可包括氧化硅(silicon oxide；SiO2)，且厚度介于约3埃(angstrom；A)至约10埃。界面层410可以热氧化成长法(thermal growthoxide process)形成。于其他实施例中，界面层410可任意的以原子层沉积法(atomic layer deposition；ALD)、化学气相沉积法(chemical vapor deposition；CVD)或其组合，或其他合适的方法形成。于一实施例中，界面层410包括氮氧化硅(silicon oxynitride；SiON)或氮化硅(silicon nitride；SiN)。
请参考图10，方法300进行至步骤306，于界面层上形成高介电常数介电层。如图12所示，半导体元件400包括位于元件前侧上的界面层410其上方的高介电常数介电层412。高介电常数介电层412可以ALD、CVD、金属-有机CVD法(metal-organic CVD；MOCVD)、物理气相沉积法(physicalvapor deposition；PVD；sputtering)或其组合，或其他合适的方法形成。一般来说，高介电常数介电层412的厚度介于约5埃至约20埃，而于其他实施例中，高介电常数介电层412可具有其他不在上述范围内的厚度。高介电常数介电层412可包括二元(binary)或三元(ternary)高介电常数介电层膜，例如HfO、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、STO、BTO、BaZrO、HfZrO、HfLaO、HfTaO、HfTiO、其组合或其他合适的材料。于其他实施例中，高介电常数介电层212可随意的包括硅酸盐(silicate)，例如HfSiO、LaSiO、AlSiO、其组合或其他合适的材料。
请参考图10，方法300进行至步骤308，于高介电常数介电层上形成盖层(capping layer)。如图13所示，半导体元件400包括位于元件前侧上的盖层414。于一实施例中，盖层414用以调变栅极电极的功函数，以适当的个别调变NMOS晶体管及PMOS晶体管的效能。举例而言，盖层可包括氧化镧(lanthanum oxide)、LaSiO、氧化锰(manganese oxide)、氧化铝(aluminumoxide)或其他合适的材料。虽然图13显示盖层414形成于高介电常数介电层412的上方，于其他实施例中，盖层414形成于高介电常数介电层412的下方，其中需要于形成高介电常数介电层412前形成盖层414。一般而言，盖层414的厚度介于约3埃至约10埃，而于其他实施例中，盖层414可具有其他不在上述范围内的厚度。应了解的是，于一实施例中，高介电常数介电层212及盖层214同处(in-situ)形成。
请参考图10，方法300进行至步骤310，于盖层上形成金属层。如图14所示，半导体元件400包括形成于位于元件前侧上的盖层414其上方的金属层416。一般而言，金属栅极层416的厚度介于约10埃至500埃，而于其他实施例中，金属栅极层416可具有其他不在上述范围内的厚度。金属栅极层416可以各种沉积法形成，例如CVD、物理气相沉积(PVD或溅镀(sputtering))、电镀(plating)或其他合适的方法。于一实施例中，金属栅极层416包括TiN、TaN、ZrSi2、MoSi2、TaSi2、NiSi2、WN或其组合，或其他合适的材料。
请参考图10，方法300进行至步骤312，于元件前侧上的金属层的上方形成多晶硅层。如图15所示，半导体元件400包括形成于元件前侧上的金属层416其上方的多晶硅层418。多晶硅层418以沉积或其他合适的方法形成于金属栅极层416上。于一实施例中，利用CVD机台沉积多晶硅层418。于其他实施例中，利用炉管机台(furnace tool)形成多晶硅层418。一般而言，多晶硅层418可具有期望的厚度，且于一实施例中，多晶硅层418的厚度为约200埃至2000埃。
请参考图10，方法300进行至步骤314，于元件前侧上形成硬掩模层。如图16所示，半导体元件400包括形成于元件前侧上的多晶硅层418上方的硬掩模层420。硬掩模层420以热沉积法(thermal deposition)或其他合适的方法形成。硬掩模层420由氧化硅、氮化硅、氮氧化硅及/或其他合适的材料所构成。一般而言，硬掩模层420可具有期望的厚度，且于一实施例中，硬掩模层420的厚度为约10埃至200埃。
请参考图10，方法300进行至步骤316，于元件背侧上形成硬掩模层。如图17所示，半导体元件400包括位于基底402背侧上的硬掩模层422。硬掩模层422以热沉积法(thermal deposition)或其他合适的方法形成。于一实施例中，利用热沉积法形成氧化硅硬掩模层，压力介于约0.1Torr至约100Torr，温度介于约400℃至约800℃，且四乙氧基硅烷(tetraethyl orthosilicate；TEOS)的流率介于约0.1sccm至约100sccm的环境下形成，所形成的厚度介于约50埃至约1000埃。于一实施例中，氧化硅硬掩模层具有其他不在上述范围内的厚度。于一实施例中，利用热沉积法形成氮化硅硬掩模层，压力介于约0.1Torr至约100Torr，温度介于约400℃至约800℃，且HCD或BTBAS的流率介于约0.1sccm至约100sccm的环境下形成，所形成的厚度介于约50埃至约1000埃。于一实施例中，氮化硅硬掩模层具有其他不在上述范围内的厚度。于一实施例中，硬掩模层420及422同时形成于元件400的前侧及背侧上。就这点而言，于一实施例中，硬掩模层420及422是以相同的沉积步骤形成。于其他实施例中，是以相同或不同的沉积或形成步骤分开形成硬掩模层420及422。硬掩模层422阻止了微粒，例如阻止了来自先前所形成的高介电常数介电及金属层的微粒，致使避免了基底402的背侧污染后续CMOS工艺的机台及/或非高介电常数介电/金属栅极晶片的问题。具体而言，硬掩模层422密封了任何位于基底402及硬掩模层422内的微粒，及/或介于基底402及硬掩模层422之间的微粒。根据上述，利用于元件背侧上沉积硬掩模层422的方式，能以具有相同机台的相同生产线生产高介电常数介电/金属栅极元件，而不必担心非高介电常数介电/金属栅极晶片受到污染的问题。
请参考图10，方法300进行至步骤318，完成半导体元件的制造。于一实施例中，进行CMOS工艺以完成半导体元件的制造。应了解的是，半导体元件200可继续进行CMOS工艺的流程以形成各种结构，例如栅极结构、栅极堆叠、浅掺杂漏极区、位于栅极堆叠上的侧壁或栅极间隙壁、源极/漏极区、硅化物元件、接触窗/介层窗(contact/via)、内连线层(interconnect layer)、金属层、层间介电层、保护层、或其他元件。
本发明提供一种半导体元件的制造方法，包括：于一基底前侧上的半导体基底的上方形成一界面层；于该界面层上形成高介电常数(high-k)介电层；于该高介电常数介电层上形成一盖层；于该盖层上形成一金属层；于该金属层上形成一第一多晶硅层；以及于该基底背侧上的半导体基底的上方形成一第二多晶硅层。于一实施例中，使用一化学气相沉积(chemical vaporizationdeposition；CVD)机台形成该第二多晶硅层。于其他实施例中，使用一炉管形成该第二多晶硅层。于一实施例中，是利用：一介于约0.1Torr至约100Torr的压力；一介于约400℃至约800℃的温度；以及硅烷(silane；SiH4)的流率介于约0.1sccm至约100sccm的条件形成该第二多晶硅层。于一实施例中，所形成的该第二多晶硅层的厚度介于约50埃至约1000埃。于一实施例中，该第一及第二多晶硅层同时形成。再者，于一实施例中，该第一多晶硅层是以一第一沉积步骤形成，该第二多晶硅层是以一第二沉积步骤形成，该第二沉积步骤具有至少一个异于该第一沉积步骤的参数。
本发明也提供一种半导体元件的制造方法，包括：于一基底前侧上的半导体基底的上方形成一界面层；于该界面层上形成一高介电常数介电层；于该高介电常数介电层上形成一盖层；于该盖层上形成一金属层；于该金属层上形成一多晶硅层；于该多晶硅层上形成一第一硬掩模层；以及于该基底背侧上的半导体基底的上方形成一第二硬掩模层。于一实施例中，该第二硬掩模层包括形成一氧化硅层。于一实施例中，利用热沉积法形成该氧化硅层，条件为；一介于约0.1Torr至约100Torr的压力；一介于约400℃至约800℃的温度；以及四乙氧基硅烷(tetraethyl orthosilicate；TEOS)的流率介于约0.1sccm至约100sccm。于一实施例中，该形成第二硬掩模的步骤包括形成一氮化硅层。于一实施例中，利用热沉积法形成该氮化硅层，条件为；一介于约0.1Torr至约100Torr的压力；一介于约400℃至约800℃的温度；以及六氯苯(hexachlorobenzene；HCB)或双(三级丁基胺基)硅烷(Bis(tert-butylamino)silane；BTBAS)的流率介于约0.1sccm至约100sccm。于一实施例中，形成该第二硬掩模层的步骤包括形成一介电层。于一实施例中，该介电硬掩模层包括一择自由氧化硅、氮化硅、氮氧化硅及碳化硅所构成的群组的材料。
本发明还提供一种半导体元件的制造方法，包括：于一基底前侧上的半导体基底的上方形成一界面层；于该界面层上形成一高介电常数介电层及盖层；于该高介电常数介电层及盖层上形成一金属层；于该金属层上形成一多晶硅层；以及于该基底背侧上的半导体基底的上方形成一介电层，该介电层的厚度小于约80埃。于一实施例中，该介电层包括一择自由多晶硅、氧化硅、氮化硅、氮氧化硅及碳化硅所构成的群组的材料。于一实施例中，方法还包括于该多晶硅层上形成一硬掩模层。
虽然本发明已以优选实施例揭露如上，然其并非用以限定本发明，任何熟悉此项技艺者，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视后附的权利要求所界定的范围为准。举例而言，应了解的是，于此所述的半导体元件并不限定于特定的晶体管，且可包括其他例如鳍式场效晶体管、高压晶体管、双极性接面晶体管(bipolar junctiontransistor；BJT)、电阻器、二极体、电容及电熔丝。