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1、(10)申请公布号 CN 103425457 A(43)申请公布日 2013.12.04CN103425457A*CN103425457A*(21)申请号 201210153181.2(22)申请日 2012.05.16G06F 9/30(2006.01)(71)申请人北京兆易创新科技股份有限公司地址 100083 北京市海淀区学院路30号科大天工大厦A12层(72)发明人王林凯 潘荣华(74)专利代理机构北京润泽恒知识产权代理有限公司 11319代理人苏培华(54) 发明名称一种串行接口快闪存储器的预处理指令译码方法和装置(57) 摘要本申请提供了一种串行接口快闪存储器的预处理指令译码方法和。
2、装置，以解决现有串行接口快闪存储器在执行某些特殊指令时，由于指令译码和控制等逻辑需要占用一定的时间，延误了正确数据输出的问题。所述方法包括：在指令输入完成之前，给出指令预判信号并准备内部信号；在指令输入完成之后，如果输入的指令与指定指令完全相同，则生成指令相同确认信号；与指令预判信号相与，得到内部信号的使能信号，并将内部信号输出。本申请通过在特殊指令输入完毕之前，提前几个时钟周期准备特殊指令对应的内部信号，减少了传统的串行接口快闪存储器在特殊指令输入完毕之后，存储器内部的译码和控制所占用的准备内部信号的时间，提升了对特殊指令的反应速度。(51)Int.Cl.权利要求书1页 说明书8页 附图3页。
3、(19)中华人民共和国国家知识产权局(12)发明专利申请权利要求书1页 说明书8页 附图3页(10)申请公布号 CN 103425457 ACN 103425457 A1/1页21.一种串行接口快闪存储器的预处理指令译码方法，其特征在于，包括：在指令输入完成之前，如果输入的指令与指定指令的前n位相同，则给出指令预判信号，同时准备内部信号；在指令输入完成之后，如果输入的指令与所述指定指令的最后m位相同，则生成指令相同确认信号；其中，Ln+m，L表示指令长度，n、m均为正整数；将所述指令相同确认信号与所述指令预判信号相与，得到内部信号的使能信号，并通过所述使能信号将内部信号输出。2.根据权利要求1。
4、所述的方法，其特征在于：当m取值为1，n取值为L-m时，如果输入的指令与指定指令的最后一位相同，则生成指令相同确认信号。3.根据权利要求1所述的方法，其特征在于：当m取值大于1，n取值为L-m时，如果输入的指令与指定指令的最后多个位均相同，则生成指令相同确认信号。4.根据权利要求1所述的方法，其特征在于：所述内部信号是指定指令对应的内部信号。5.一种串行接口快闪存储器的预处理指令译码装置，其特征在于，包括：指令和控制逻辑模块，用于在指令输入完成之前，如果输入的指令与指定指令的前n位相同，则给出指令预判信号，同时准备内部信号；指令预处理逻辑模块，用于在指令输入完成之后，如果输入的指令与所述指定指。
5、令的最后m位相同，则生成指令相同确认信号；其中，Ln+m，L表示指令长度，n、m均为正整数；所述指令预处理逻辑模块，还用于将所述指令相同确认信号与所述指令预判信号相与，得到内部信号的使能信号，并通过所述使能信号将内部信号输出。6.根据权利要求5所述的装置，其特征在于：当m取值为1，n取值为L-m时，如果输入的指令与指定指令的最后一位相同，则所述指令预处理逻辑模块生成指令相同确认信号。7.根据权利要求5所述的装置，其特征在于：当m取值大于1，n取值为L-m时，如果输入的指令与指定指令的最后多个位均相同，则所述指令预处理逻辑模块生成指令相同确认信号。8.根据权利要求5所述的装置，其特征在于：所述内。
6、部信号是指定指令对应的内部信号。权 利 要 求 书CN 103425457 A1/8页3一种串行接口快闪存储器的预处理指令译码方法和装置技术领域0001 本申请涉及存储器技术领域，特别是涉及一种串行接口快闪存储器的预处理指令译码方法和装置。背景技术0002 串行接口快闪存储器是一种应用广泛的数据存储器件。由于采用串行数据传输的方式，管脚数目非常少，仅有一个数据输入管脚、一个数据输出管脚及其他数个功能管脚。但是由于所有的读写等指令、地址和存储数据都是串行输入、输出，数据传输速率较慢成为串行接口快闪存储器最大的缺点。0003 串行接口快闪存储器采用外部系统输入的时钟信号来控制数据的传输和内部的操作。
7、，现有的串行接口快闪存储器在一个时钟周期内，只进行一次数据的输入或输出。由于某些特殊指令在输入结束之后，要求存储器能够尽快做出响应，在下一个时钟周期内将正确的数据输出。但在存储器内部，指令译码和控制等逻辑需要占用一定的时间，在一定程度上延误了正确数据的输出，成为实现高速串行接口快闪存储器的瓶颈。发明内容0004 本申请所要解决的技术问题是提供一种串行接口快闪存储器的预处理指令译码方法和装置，以解决现有串行接口快闪存储器在执行某些特殊指令时，由于指令译码和控制等逻辑需要占用一定的时间，延误了正确数据输出的问题。0005 为了解决上述问题，本申请公开了一种串行接口快闪存储器的预处理指令译码方法和装。
8、置，包括：0006 在指令输入完成之前，如果输入的指令与指定指令的前n位相同，则给出指令预判信号，同时准备内部信号；0007 在指令输入完成之后，如果输入的指令与所述指定指令的最后m位相同，则生成指令相同确认信号；其中，Ln+m，L表示指令长度，n、m均为正整数；0008 将所述指令相同确认信号与所述指令预判信号相与，得到内部信号的使能信号，并通过所述使能信号将内部信号输出。0009 优选的，当m取值为1，n取值为L-m时，0010 如果输入的指令与指定指令的最后一位相同，则生成指令相同确认信号。0011 优选的，当m取值大于1，n取值为L-m时，0012 如果输入的指令与指定指令的最后多个位。
9、均相同，则生成指令相同确认信号。0013 优选的，所述内部信号是指定指令对应的内部信号。0014 本申请还公开了一种串行接口快闪存储器的预处理指令译码装置，包括：0015 指令和控制逻辑模块，用于在指令输入完成之前，如果输入的指令与指定指令的前n位相同，则给出指令预判信号，同时准备内部信号；0016 指令预处理逻辑模块，用于在指令输入完成之后，如果输入的指令与所述指定指说 明 书CN 103425457 A2/8页4令的最后m位相同，则生成指令相同确认信号；其中，Ln+m，L表示指令长度，n、m均为正整数；0017 所述指令预处理逻辑模块，还用于将所述指令相同确认信号与所述指令预判信号相与，得。
10、到内部信号的使能信号，并通过所述使能信号将内部信号输出。0018 优选的，当m取值为1，n取值为L-m时，0019 如果输入的指令与指定指令的最后一位相同，则所述指令预处理逻辑模块生成指令相同确认信号。0020 优选的，当m取值大于1，n取值为L-m时，0021 如果输入的指令与指定指令的最后多个位均相同，则所述指令预处理逻辑模块生成指令相同确认信号。0022 优选的，所述内部信号是指定指令对应的内部信号。0023 与现有技术相比，本申请包括以下优点：0024 本申请提出的一种串行接口快闪存储器的预处理指令译码方法和装置，在输入的指令前几位与特殊指令的前几位相同时，提前几个时钟周期生成预判信号。
11、和特殊指令对应的内部信号，在指令输入完毕之后，如果输入的指令与特殊指令完全相同，则生成指令相同确认信号与预判信号相与，得到内部信号的使能信号，将内部信号输出。本申请通过在特殊指令输入完毕之前，提前几个时钟周期准备特殊指令对应的内部信号，减少了传统的串行接口快闪存储器在特殊指令输入完毕之后，存储器内部的译码和控制所占用的准备内部信号的时间，提升了串行接口快闪存储器对特殊指令的反应速度。附图说明0025 图1是本申请实施例一所述一种串行接口快闪存储器的预处理指令译码方法流程图；0026 图2是本申请实施例二所述一种串行接口快闪存储器的预处理指令译码方法示意图；0027 图3是本申请实施例三所述一种。
12、串行接口快闪存储器的预处理指令译码方法流程图；0028 图4是本申请实施例四所述一种串行接口快闪存储器的预处理指令译码装置结构图；0029 图5是本申请实施例五所述一种串行接口快闪存储器的预处理指令译码芯片接口示意图。具体实施方式0030 为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本申请作进一步详细的说明。0031 本申请提出的一种串行接口快闪存储器的预处理指令译码方法和装置，在指令输入的过程中，通过对输入的指令与特殊指令进行比较，提前几个时钟周期生成预判信号和特殊指令对应的内部信号，待指令输入完毕后，如果所输入的指令与特殊指令完全相同，就生成指令相同确认信。
13、号，与预判信号相与，再生成内部信号的使能信号，将内部信号输出。说 明 书CN 103425457 A3/8页50032 其中，所述特殊指令是指该指令对应的内部信号具有特殊功能或者指令译码和控制等逻辑需要占用的时间比较长，对串行接口快闪存储器产生性能瓶颈的指令。0033 下面通过列举几个具体的实施例对本申请提出的一种串行接口快闪存储器的预处理指令译码方法和装置进行详细说明。0034 实施例1，详细介绍本申请提出的一种串行接口快闪存储器的预处理指令译码方法。0035 参照图1，示出了本申请实施例1所述一种串行接口快闪存储器的预处理指令译码方法流程图。0036 步骤11，在指令输入完成之前，如果输入。
14、的指令与指定指令的前n位相同，则给出指令预判信号，同时准备内部信号；0037 指令表示串行接口快闪存储器内部需要进行的操作，由一串二进制数码组成。指令的输入要经过几个时钟周期，存在一个输入的过程。0038 所述指定指令包括上述提到的特殊指令，但不局限于仅仅是特殊指令，还可以包括其他具有相似作用或特性的指令。本实施例中将这些具有相似作用或特性的指令表示为指定指令。0039 根据输入的指令与指定指令做比较，如果前n位相同，则生成指令预判信号。0040 其中，所述的前n位相同表示前n位中的每一位都相同。指令预判信号表示根据前n位都相同这个判断特征，预先判定输入的指令就是指定指令。0041 生成指令预。
15、判信号的同时准备内部信号。0042 内部信号表示在串行接口快闪存储器中，标志该指令对应的需要进行的操作的信号。上述内部信号表示指定指令对应的内部信号，不同的指令一般对应不同的内部信号。0043 步骤12，在指令输入完成之后，如果输入的指令与所述指定指令的最后m位相同，则生成指令相同确认信号；其中，Ln+m，L表示指令长度，n、m均为正整数；0044 所述最后m位相同表示最后m位中的每一位都相同。0045 在步骤11中已经判定输入的指令与指定指令的前n位相同，在步骤12中又判定输入指令与指定指令的最后m位相同，根据L表示指令长度，Ln+m，则可以判定输入的指令与指定指令的所有位都相同，即输入的指。
16、令就是指定指令。0046 根据输入的指令就是指定指令这一判定结果，生成指令相同确认信号。所述指令相同确认信号表示输入的指令与指定指令相同。0047 步骤13，将所述指令相同确认信号与所述指令预判信号相与，得到内部信号的使能信号，并通过所述使能信号将内部信号输出。0048 将步骤12中生成的指令相同确认信号与步骤11中生成的指令预判信号相与。0049 所述指令相同确认信号与指令预判信号相与，表示利用指令相同确认信号证明指令预判信号的正确性，即通过指令相同确认信号可知，输入的指令就是指定指令，这就证明了之前预先判定输入的指令就是指定指令是正确的。0050 得到步骤11中生成的内部信号的使能信号，并。
17、通过所述使能信号将内部信号输出。0051 负责控制信号的输入和输出叫做使能，使能信号就是负责控制信号的输入和输出的信号。说 明 书CN 103425457 A4/8页60052 综上所述，本申请实施例提出的一种串行接口快闪存储器的预处理指令译码方法，在输入的指令前几位与特殊指令的前几位相同时，提前几个时钟周期生成预判信号和特殊指令对应的内部信号，在指令输入完毕之后，如果输入的指令与特殊指令完全相同，则生成指令相同确认信号与预判信号相与，得到内部信号的使能信号，将内部信号输出。本实施例通过在特殊指令输入完毕之前，提前几个时钟周期准备特殊指令对应的内部信号，减少了传统的串行接口快闪存储器在特殊指令。
18、输入完毕之后，存储器内部的译码和控制所占用的准备内部信号的时间，提升了串行接口快闪存储器对特殊指令的反应速度。0053 下面通过实施例2对本申请提出的一种串行接口快闪存储器的预处理指令译码方法进行详细说明。0054 实施例2，详细介绍本申请提出的一种串行接口快闪存储器的预处理指令译码方法。0055 参照图2，示出了本申请实施例2所述一种串行接口快闪存储器的预处理指令译码方法示意图。0056 如图2所示，其中，SI表示输入数据端口；SCK表示输入时钟信号；pre_en表示指令预判信号；SI表示输入的指令；CMD表示指定指令；Hit表示指令相同确认信号；EN表示内部信号的使能信号。0057 在指令。
19、输入完成之前，如果串行接口指令和控制逻辑确定输入的指令SI与指定指令CMD的前n位相同，则给出指令预判信号pre_en，同时准备内部信号；0058 在指令输入完成之后，如果确定输入的指令SI与所述指定指令CMD的最后m位相同，则生成指令相同确认信号Hit；其中，Ln+m，L表示指令长度，n、m均为正整数；0059 指令由一串二进制数码组成。所述的前n位相同和最后m位相同包括以下情况：0060 所述的前n位表示指令最后一位之前的n位，此时的m1，nL-mL-1，即如果前L-1位相同时，给出指令预判信号pre_en，同时准备内部信号；如果最后一位相同，则生成指令相同确认信号Hit。0061 例如，。
20、指定指令CMD是010101，共6位。0062 在指令输入完成之前，如果输入的指令SI前5位是01010，则生成指令预判信号pre_en，预先判定输入的指令就是指定指令，同时准备指定指令010101的内部信号；0063 在指令输入完成之后，如果输入的指令最后一位是1，输入的指令就是010101，共6位，与指定指令010101相同，则生成指令相同确认信号Hit，Hit为1。0064 还有一种情况是：所述的前n位表示指令最后m位之前的n位，此时的m1，nL-mL-1。0065 例如，指定指令CMD是010101，共6位。0066 在指令输入完成之前，如果输入的指令SI前4位是0101，则生成指令预。
21、判信号pre_en，预先判定输入的指令就是指定指令，同时准备指定指令010101的内部信号；0067 在指令输入完成之后，如果输入的指令最后两位是0和1，输入的指令就是010101，共6位，与指定指令010101相同，则生成指令相同确认信号Hit，Hit为1。0068 将所述指令相同确认信号Hit与所述指令预判信号pre_en相与，得到内部信号的使能信号EN，并通过所述使能信号EN将内部信号输出。0069 所述指令相同确认信号Hit与指令预判信号pre_en相与，表示利用指令相同确认说 明 书CN 103425457 A5/8页7信号Hit证明指令预判信号pre_en的正确性，即通过指令相同确。
22、认信号Hit可知，输入的指令就是指定指令，这就证明了之前预先判定输入的指令就是指定指令是正确的。0070 负责控制信号的输入和输出叫做使能，使能信号EN就是负责控制信号的输入和输出的信号。0071 下面通过实施例3对本申请提出的一种串行接口快闪存储器的预处理指令译码方法进行详细说明。0072 实施例3，详细介绍本申请提出的一种串行接口快闪存储器的预处理指令译码方法。0073 参照图3，示出了本申请实施例3所述一种串行接口快闪存储器的预处理指令译码方法流程图。0074 步骤31，指令译码开始；0075 步骤32，判断输入指令是否可以扩展为指定的特殊指令；0076 如果输入的指令可以扩展为指定的特。
23、殊指令，则执行步骤33，准备特殊指令的相关内部信号；0077 如果输入的指令不可以扩展为指定的特殊指令，则执行步骤34，就按照普通的指令译码进程进行，然后结束。0078 步骤35，在步骤33之后确定输入的最后一位是否相同；0079 如果输入的最后一位相同，则执行步骤36，特殊指令得到执行，然后结束。0080 如果输入的最后一位不同，则执行步骤34，就按照普通的指令译码进程进行，然后结束。0081 步骤37，指令译码结束。0082 下面通过实施例4对本申请提出的一种串行接口快闪存储器的预处理指令译码装置进行详细说明。0083 实施例4，详细介绍本申请提出的一种串行接口快闪存储器的预处理指令译码装。
24、置。0084 参照图4，示出了本申请实施例4所述一种串行接口快闪存储器的预处理指令译码装置结构图。0085 所述预处理指令译码装置包括以下模块：0086 指令和控制逻辑模块41，以及，指令预处理逻辑模块42。0087 下面分别详细说明各模块的功能和模块之间的关系。0088 指令和控制逻辑模块41，用于在指令输入完成之前，如果输入的指令与指定指令的前n位相同，则给出指令预判信号，同时准备内部信号；0089 指令表示串行接口快闪存储器内部需要进行的操作，由一串二进制数码组成。指令的输入要经过几个时钟周期，存在一个输入的过程。0090 所述指定指令包括上述提到的特殊指令，但不局限于仅仅是特殊指令，还。
25、可以包括其他具有相似作用或特性的指令。本实施例中将这些具有相似作用或特性的指令表示为指定指令。0091 所述指令和控制逻辑模块41根据输入的指令与指定指令做比较，如果前n位相同，则生成指令预判信号。说 明 书CN 103425457 A6/8页80092 其中，所述的前n位相同表示前n位中的每一位都相同。指令预判信号表示根据前n位都相同这个判断特征，预先判定输入的指令就是指定指令。0093 所述指令和控制逻辑模块41生成指令预判信号的同时准备内部信号。0094 内部信号表示在串行接口快闪存储器中，标志该指令对应的需要进行的操作的信号。上述内部信号表示指定指令对应的内部信号，不同的指令一般对应不。
26、同的内部信号。0095 指令预处理逻辑模块42，用于在指令输入完成之后，如果输入的指令与所述指定指令的最后m位相同，则生成指令相同确认信号；其中，Ln+m，L表示指令长度，n、m均为正整数；0096 所述最后m位相同表示最后m位中的每一位都相同。0097 指令和控制逻辑模块41已经判定输入的指令与指定指令的前n位相同，指令预处理逻辑模块42又判定输入指令与指定指令的最后m位相同，根据L表示指令长度，Ln+m，则可以判定输入的指令与指定指令的所有位都相同，即输入的指令就是指定指令。0098 根据输入的指令就是指定指令这一判定结果，所述指令预处理逻辑模块42生成指令相同确认信号。所述指令相同确认信。
27、号表示输入的指令与指定指令相同。0099 所述指令预处理逻辑模块42，还用于将所述指令相同确认信号与所述指令预判信号相与，得到内部信号的使能信号，并通过所述使能信号将内部信号输出。0100 将指令预处理逻辑模块42生成的指令相同确认信号与指令和控制逻辑模块41生成的指令预判信号相与。0101 所述指令相同确认信号与指令预判信号相与，表示利用指令相同确认信号证明指令预判信号的正确性，即通过指令相同确认信号可知，输入的指令就是指定指令，这就证明了之前预先判定输入的指令就是指定指令是正确的。0102 得到指令和控制逻辑模块41生成的内部信号的使能信号，并通过所述使能信号将内部信号输出。0103 负责。
28、控制信号的输入和输出叫做使能，使能信号就是负责控制信号的输入和输出的信号。0104 综上所述，本申请实施例提出的一种串行接口快闪存储器的预处理指令译码装置，在输入的指令前几位与特殊指令的前几位相同时，指令和控制逻辑模块41提前几个时钟周期生成预判信号和特殊指令对应的内部信号，在指令输入完毕之后，如果输入的指令与特殊指令完全相同，则指令预处理逻辑模块42生成指令相同确认信号与预判信号相与，得到内部信号的使能信号，将内部信号输出。本实施例通过在特殊指令输入完毕之前，提前几个时钟周期准备特殊指令对应的内部信号，减少了传统的串行接口快闪存储器在特殊指令输入完毕之后，存储器内部的译码和控制所占用的准备内。
29、部信号的时间，提升了串行接口快闪存储器对特殊指令的反应速度。0105 下面通过实施例5对本申请提出的一种串行接口快闪存储器的预处理指令译码装置进行详细说明。0106 实施例5，详细介绍本申请提出的一种串行接口快闪存储器的预处理指令译码装置。0107 参照图5，示出了本申请实施例5所述一种串行接口快闪存储器的预处理指令译码芯片接口示意图。说 明 书CN 103425457 A7/8页90108 如图5所示，其中，VCC表示电源，GND表示地，SI表示输入数据端口，SO表示输出数据端口，SCK表示输入时钟信号，CS#表示片选信号，表示该芯片被选择。W#和HOLD#表示其他一些功能端口，W#表示写使。
30、能，HOLD#表示保持。0109 芯片内不直接使用从SI输入的指令，而是对输入的指令进行处理后再送给内部。0110 所述预处理指令译码芯片包括以下模块：0111 指令和控制逻辑模块51，以及，特殊指令预处理逻辑模块52。0112 下面分别详细说明各模块的功能和模块之间的关系。0113 指令和控制逻辑模块51，用于在指令输入完成之前，如果输入的指令与指定指令的前n位相同，则给出指令预判信号，同时准备内部信号；0114 特殊指令预处理逻辑模块52，用于在指令输入完成之后，如果输入的指令与所述指定指令的最后m位相同，则生成指令相同确认信号；其中，Ln+m，L表示指令长度，n、m均为正整数，将所述指令。
31、相同确认信号与所述指令预判信号相与，得到内部信号的使能信号，并通过所述使能信号将内部信号输出。0115 指令由一串二进制数码组成。所述的前n位相同和最后m位相同包括以下情况：0116 所述的前n位表示指令最后一位之前的n位，此时的m1，nL-mL-1，即如果前L-1位相同时，指令和控制逻辑模块51给出指令预判信号，同时准备内部信号；如果最后一位相同，则特殊指令预处理逻辑模块52生成指令相同确认信号。0117 例如，指定指令是010101，共6位。0118 在指令输入完成之前，如果输入的指令前5位是01010，则指令和控制逻辑模块生成指令预判信号，预先判定输入的指令就是指定指令，同时准备指定指令。
32、010101的内部信号；0119 在指令输入完成之后，如果输入的指令最后一位是1，输入的指令就是010101，共6位，与指定指令010101相同，则特殊指令预处理逻辑模块生成指令相同确认信号。0120 还有一种情况是：所述的前n位表示指令最后m位之前的n位，此时的m1，nL-mL-1。0121 例如，指定指令是010101，共6位。0122 在指令输入完成之前，如果输入的指令前4位是0101，则指令和控制逻辑模块生成指令预判信号，预先判定输入的指令就是指定指令，同时准备指定指令010101的内部信号；0123 在指令输入完成之后，如果输入的指令最后两位是0和1，输入的指令就是010101，共6。
33、位，与指定指令010101相同，则特殊指令预处理逻辑模块生成指令相同确认信号。0124 特殊指令预处理逻辑模块52将所述指令相同确认信号与所述指令预判信号相与，得到内部信号的使能信号，并通过所述使能信号将内部信号输出。0125 所述指令相同确认信号与指令预判信号相与，表示利用指令相同确认信号证明指令预判信号的正确性，即通过指令相同确认信号可知，输入的指令就是指定指令，这就证明了之前预先判定输入的指令就是指定指令是正确的。0126 负责控制信号的输入和输出叫做使能，使能信号就是负责控制信号的输入和输出的信号。说 明 书CN 103425457 A8/8页100127 在以上介绍串行接口快闪存储器。
34、的预处理指令译码装置的实施例中，指令预处理逻辑模块的功能也可以在指令译码和控制逻辑模块内部完成，上述实施例中将二者分开介绍是为了重点突出各模块功能，也方便理解本申请提出的技术方案，但是不能作为对技术方案的限定。0128 本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。0129 以上对本申请所提供的一种串行接口快闪存储器的预处理指令译码方法和装置，进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。说 明 书CN 103425457 A10。