半导体存储装置 【技术领域】
本发明涉及半导体存储装置，更具体地说，涉及对不良数据线进行补偿用的具有改良的冗余结构的半导体存储装置。
背景技术
在近年来的高集成的半导体存储装置中，已经普及了用冗余单元置换不良单元的冗余技术的使用。特别是在混载DRAM中，使用着对数据输入输出线动态地切换数据线的连接的技术(参考非专利文献1，即Namekawa T.，et al，“Dynamically shift-switched data line redun dancy suitable for DRAM macro withwide data bus”，1999 Symposium on VLSI Circuits.Digest of Papers，P.P.149-52.)。
图13概略表示上述文献中公开的混载DRAM。如图13所示，该DRAM的阵列区域10包含分别排列多个存储单元的多个存储单元阵列块11。各存储单元阵列块11与移位开关块12和连接块13组合，形成存储块单元15。
阵列区域10上连接k条(k为自然数)数据输入输出线(IO线)21。阵列区域10内配有在多个存储单元阵列块11共同配设的k条共同内部数据线(RWD线)23。RWD线23与IO线21成一整体形成。
另一方面，在多个存储单元阵列块11的各个上分别配设k+2条的分立内部数据线(DQ线)25。其中k条DQ线25通过移位开关块12及连接块13连接于k条RWD线23。
在读出存储单元的数据时，数据从DQ线25通过移位开关12及连接块13传送到RWD线23，由IO线21读出。
这样地数据线多层结构是根据下述理由采用的。(1)随着混载DRAM要求的工作频率的上升，有必要使其在小存储块(block)内工作。(2)多层配线成为可能，容易采取分层结构。(3)能够对每一存储块单元实施冗余技术，所以可以利用相同数目的备用阵列部分以提高成品率(提高救济效率)。
在图13所示的DRAM中，在工作时选择具有多个的存储块单元15中的某一个。存储单元15内的DQ线25具有冗余性，有选择地连接于存储块单元15外的RWD线23。这种具有冗余功能的选择性连接利用连接块13以及移位开关块12实现。移位开关块12根据内部ROM存储的不良信息，将RWD线23与DQ线25加以连接，以避开不良的DQ线25。
所需要的IO线21为k条，RWD线23也配设k条。由于相对于IO线21及RWD线23具有2条冗余DQ线，DQ线25配设k+2条。
移位开关块12在不使用冗余功能的情况下设定为将全部RWD线23连接于存储单元阵列块11内的左侧的DQ线25(参照图13的下侧的存储块单元15)。因此，在存储单元阵列块11内如符号16所示，右侧的与两条DQ线对应的部分为冗余用的备用部分。
【发明内容】
本发明的目的在于，提供一种用于补偿不良数据线的具有改良的冗余结构的半导体存储装置。
本发明的第1种是一种半导体存储装置，其特征在于，具备
包含分别排列多个存储单元的多个存储单元阵列块，同时连接于k条数据输入输出线的阵列区域、
共同配设于上述多个存储单元阵列块的k+m条共同的内部数据线、
在每一所述多个存储单元阵列块配设的k+m+n条分立的内部数据线、
根据第1不良信息信号，将所述k+m+n条分立的内部数据线中的k+m条分别连接于所述k+m条共同的内部数据线的数据线冗余用的分立线连接电路、以及
根据第2不良信息信号，将所述k+m条共同的内部数据线中的k条分别连接于所述k条数据输入输出线的数据线冗余用的共同线连接电路；
其中k、m、n分别为自然数。
本发明的第2种是一种半导体存储装置，其特征在于，具备
包含分别排列多个存储单元的多个存储单元阵列块，同时连接于k条数据输入输出线的阵列区域、
共同配设于上述多个存储单元阵列块的k+m条共同的内部数据线、
在每一所述多个存储单元阵列块配设的k+m条分立的内部数据线、
根据第1不良信息信号，将所述k+m条分立的内部数据线中的k～k+m条分别连接于所述k+m条共同的内部数据线中的k～k+m条的数据线冗余用的分立线连接电路、以及
根据第2不良信息信号，将所述k～k+m条共同的内部数据线中的k条分别连接于所述k条数据输入输出线的数据线冗余用的共同线连接电路；
其中k、m分别为自然数。
本发明的第3种是一种半导体存储装置，其特征在于，具备
包含分别排列多个存储单元的多个存储单元阵列块，同时连接于k条数据输入输出线的阵列区域、
共同配设于上述多个存储单元阵列块的k+m条共同的内部数据线、
在每一所述多个存储单元阵列块配设的k+n条分立的内部数据线、
在所述共同的内部数据线与所述分立的内部数据线之间，在所述多个存储单元阵列块每一个配设的k条中间连接线、
根据第1不良信息信号，将所述k+n条分立的内部数据线中的k条分别连接于所述k条中间连接线的数据线冗余用的分立线连接电路、
根据第2不良信息信号，将所述k+m条共同的内部数据线中的k条分别连接于所述k条数据输入输出线的数据线冗余用的第1共同线连接电路、以及
根据第2不良信息信号，将所述k条共同的内部数据线分别连接于所述k条中间连接线的数据线冗余用的第2共同线连接电路；
其中k、m、n分别为自然数。
本发明的第4种，是本发明的第3种的半导体存储装置中，其特征在于，还具备分别连接于所述共同内部数据线两端的，发生用于检查所述共同内部数据线的测试信号的测试信号发生电路、以及判断所述共同的内部数据线是否良好的测试判定电路；所述测试判定电路包含保持测试判定结果同时据此生成所述第2不良信息信号的电路部。最好是所述测试信号发生电路及所述测试判定电路设定为在所述半导体存储装置起动时工作。
还有，本发明的实施形态中包含各种阶段性发明，利用所公开的多个结构要件的合适的组合，可以得出各种发明。例如从实施形态所示的全部结构要件中省略某些结构要件以得出发明的情况下，在实施该得出的发明时，省略的部分可以适当用众所周知的惯用技术补充。
【附图说明】
图1是本发明第1实施形态的混载的DRAM的概略图。
图2抽象表示图1所示的DRAM的要部的关系。
图3是表示图1所示的DRAM的，RWD线、DQ线以及存储单元阵列块的关系的详细电路图。
图4是图3所示的电路的工作波形例图。
图5是本发明第2实施形态的混载的DRAM的概略图。
图6抽象表示图5所示的DRAM的要部的关系。
图7是本发明第3实施形态的混载的DRAM的概略图。
图8抽象表示图7所示的DRAM的要部的关系。
图9是本发明第4实施形态的混载的DRAM的概略图。
图10是表示图9所示的DRAM的初始测试矢量发生块的具体例的电路图。
图11是表示图9所示的DRAM的初始测试判定块的具体例的电路图。
图12是表示控制图10及图11所示的电路的信号的起动时的波形图。
图13是已有的混载DRAM的概略图。
图14是比较例的混载DRAM的概略图。
具体实施形态
发明人在本发明的开发研究过程中对参照图13叙述的DRAM结构的冗余结构中发生的问题加以研究。其结果是，本发明人得到如下所述的结果。
在上述文献中，Namekawa T.，等人在图13所示的结构中为了提高救济效率，采取对每一访问的地址动态地改变连接的方式。在该方式中写时的访问速度由于受制于移位速度，因此被认是高速动作的妨碍。
与此相对，在图13所示的结构中，也可以不动态移位，而对于各存储块单元15，使其静态移位。这样做就可以对于每一移位开关块12决定冗余，因此可以同样动态地提高救济效率。但是在这种情况下，存在以下所述的问题，即在RWD线23存在OPEN-SHORT系的不良时不能够救济(由于没有准备RWD的冗余)。
为了避免这样的情况，考虑了如图14所示的结构所示，在RWD线23和IO线21之间使移位开关块12移动。在这种情况下，在动态移位时速度受到限制，在静态移位时救济效率低下。因此，在图14所示的结构中要得到与图13所示的结构相同的成品率需要许多备用单元块。
下面参照附图对根据这样的理解构成的本发明的实施形态加以说明。还有，在下面的说明中，对于具有大致相同的功能和结构的构成要素标以相同的符号，并且只有在必要的情况下才进行重复说明。
第1实施形态
图1是本发明第1实施形态的混载的DRAM的概略图。如图1所示，该DRAM的阵列区域30包含分别排列多个存储单元的多个存储单元阵列块31。各存储单元阵列块31与移位开关块(分立线连接电路)32及连接块33组合，形成存储块单元35。
阵列区域30上连接有k条(k为自然数)输入输出线(IO线)41。阵列区域30内配有在多个存储单元阵列块31上共同配设的k+2(k+m：m＝2)条共同内部数据线(RWD线)43。其中k条RWD线43通过在多个存储单元阵列块31上共同配设的移位开关块(共同线连接电路)34连接于k条IO线41。
另一方面，在多个存储单元阵列块31的各个上配设k+4条(k+m+n：n＝2)分立内部数据线(DQ线)45。其中k+4条DQ线45通过移位开关块32及连接块33连接于k+m条RWD线43。
在读出存储单元的数据时，数据从DQ线45通过移位开关块32及连接块33传送到RWD线43，再通过移位开关块34由IO线41读出。
在图1所示的DRAM中，工作时选择存在多个的存储块单元35中的某一个。存储块单元35内的DQ线45具有冗余性，有选择地连接于存储块单元35外的RWD线43。掌管该冗余功能的选择性连接利用连接块33及移位开关块32实现。移位开关块32根据内部ROM存储的不良信息，将RWD线43与DQ线45连接，以避开不良DQ线45。
阵列区域30内的RWD线43也具有冗余性，并选择性地连接于阵列区域外的IO线41。掌管该冗余功能的选择性连接利用移位开关块34实现。移位开关块34根据内部ROM存储的不良信息，将IO线41与RWD线连接，以避开不良RWD线条43。
需要的IO线41为k条。RWD线43由于相对于IO线41具有2条冗余RWD线，所以配设k+2条。DQ线45由于相对于RWD线43还具有2条冗余DQ线，所以配设k+4条
移位开关块32在不使用冗余功能的情况下设定为将全部的RWD线43连接于存储单元阵列块31内的左侧的DQ线45上。同样，移位开关块34在不使用冗余功能的情况下设定为将全部的IO线41连接于阵列区域30内的左侧的RWD线43上。因此，在移位开关块31内，如符号31f所示，与右侧的4条DQ线对应的部分成了冗余用的备用部分。
图3是表示图1所示的DRAM的，RWD线43、DQ线45以及存储单元阵列块31的关系的详细电路图。存储单元阵列块31的存储单元上连接着互补型的位线对BLt<n>、BLc<n>。位线对BLt<n>、BLc<n>连接于读出放大器51。
在读出存储单元的数据之际，选择对应的字线(未图示)，将来自选择的存储单元的信号输出到位线对BLt<n>、BLc<n>的一方。向位线对的另一方输出来自非选择存储单元的参照信号。利用读出放大器将两个信号加以比较及放大，以判断选择的存储单元的数据值。
位线对BLt<n>、BLc<n>通过列(column)选择门(gate)52分别连接于互补型(true-complementary)的DQ线对DQt<m>、DQc<m>。DQ线对DQt<m>、DQc<m>相当于图1所示的DQ线45。但是在图1中，DQ线对(2条配线)以1条线45表示。
各列选择门52由NMOS晶体管构成。对列选择门52的晶体管的栅极(gate)提供选择信号CSL<j>。位线对及DQ线对在读和写时都动作。
DQ线对DQt<m>、DQc<m>连接于DQ缓存器53。DQ缓存器53具有来自外部的数据输入线LWD<m>和往外部的数据输出线LRD<m>。在读时DQ线对DQt<m>、DQc<m>的数据传送到数据输出线LRD<m>，在写时数据输入线LWD<m>的数据传送到DQ线对DQt<m>、DQc<m>。
数据输入线LWD<m>及数据输出线LRD<m>通过移位开关块54分别连接于RWD线RD<j>及RWD线WD<j>。移位开关块54相当于图1所示的移位开关块32。RWD线RD<j>、WD<j>相当于图1所示的RWD线43。但是在图1中RD及WD两条信号线以1条线43表示。
图4是图3所示的电路的工作波形例图。在这里，表示进行写“1”、写“0”、读“1”、读“0”的动作的情况。从图4可知，WD线/LWD线、RD线/LRD线的信号不是互补信号，DQ线对、BL线对的信号是互补信号。
图2抽象表示图1所示的DRAM的IO线41、移位开关块34、RWD线43、移位开关块32、以及DQ线45的关系。在这里所示的是k＝4的情况。RWD线配设k+2＝6条，DQ线45配设k+4＝8条。
移位开关块32、34的各开关元件能够在正面及左右总共3个端子间切换。移位开关块32、34的移位状态分别由信号RDCNT1及RDCNT2决定。信号RDCNT1、RDCNT2以分别存储于两个内部ROM的冗余信息为依据。
具体地说，移位开关块32根据DQ线45的不良信息信号RDCNT1选择除不良DQ线以外的正常的k+m(4+2＝6)条DQ线45，连接于k+m条RWD线43工作。又，移位开关块34根据DQ线43的不良信息信号RDCNT2选择除不良RWD线以外的正常的k(4)条RWD线43，连接于k条IO线41工作。从而通过正常的k条RWD线43能够将IO线41与正常的k条DQ线45加以连接。
采用图1所示的DRAM，与图13所示的DRAM相比，在存储单元阵列块31内需要较多的冗余用的备用部分。但是，能够救济在RWD线43发生两处不良，还在DQ线45发生两处不良的全部状态。
第2实施形态
图5是本发明第2实施形态的混载的DRAM的概略图。如图5所示，在该DRAM的阵列区域30连接着k条(k为自然数)数据输入输出线(IO线)41。阵列区域30内配设了共同配设于多个存储单元阵列块31的k+2(k+m：m＝2)条共同的内部数据线(RWD线)43。在多个存储单元阵列块31的的各块上分别配设k+2(k+m)条分立内部数据线(DQ线)45。
k+2条RWD线43中的k条通过共同配设于多个多个存储单元阵列块31的移位开关块(共同线连接电路)34连接于IO线41。另一方面，k+2条的DQ线45中的k～k+2条，通过配设于多个存储单元阵列块31的各个上的移位开关块32(共同线连接电路)及连接块33与k～k+2条RWD线43连接。在存储单元阵列块31内，如符号31t所示，与右侧的两条DQ线对应的部分成为冗余用的备用部分。
图6抽象表示图5所示的DRAM的IO线41、移位开关块34、RWD线43、移位开关块32、以及DQ线45的关系。在这里所示的是k＝4的情况。RWD线43配设k+2＝6条，DQ线45配设k+2＝6条。
移位开关块32、34的各开关元件能够在正面及左右总共3个端子间切换。移位开关块32、34的移位状态分别由信号RDCNT11及RDCNT12决定。信号RDCNT11、RDCNT12以分别存储于两个内部ROM的冗余信息为依据。
具体地说，移位开关块32根据DQ线45的不良信息信号RDCNT11选择除不良DQ线以外的正常的k(4)～k+m(4+2＝6)条DQ线45，连接于k～k+m条RWD线43工作。又，移位开关块34根据RWD线43的不良信息信号RDCNT12从上述k～k+m条RWD线43中选择除不良RWD线以外的正常的k(4)条RWD线43，连接于k条IO线41工作。从而通过正常的k条RWD线43能够将IO线41与正常的k条DQ线45加以连接。
采用图5所示的DRAM，与图1所示的DRAM相比，在存储单元阵列块31内只要较少的冗余用的备用部分即可(在本实施形态中与图13所示的DRAM相同数目)。又如图6所示，能够救济在RWD线43发生两处不良，还在DQ线45发生两处不良几种状态。
另一方面，在图5所示的DRAM中，存在着与移位开关块32的各开关元件的功能有关，在RWD线4发生两处不良，还在DQ线45发生两处不良的状态下不能够救济的情况。这一存在问题可以利用将移位开关块32的各开关元件的可切换范围扩展到正面及左右以外的端子的方法消除。
第3实施形态
图7是本发明第3实施形态的混载的DRAM的概略图。如图7所示，在该DRAM的阵列区域30连接着k条(k为自然数)数据输入输出线(IO线)41。阵列区域30内配设了共同配设于多个存储单元阵列块31的k+2(k+m：m＝2)条共同的内部数据线(RWD线)43。在多个存储单元阵列块31的各块上分别配设k+2(k+n：n＝2)条分立内部数据线(DQ线)45。在RWD线43与DQ线45之间，在多个存储单元阵列块的各个上配设k条分立的内部RWD线(中间连接线)47。
k+2条RWD线43中的k条通过共同配设于多个存储单元阵列块31的移位开关块(第1共同线连接电路)34连接于k条IO线41。这k条RWD线43又通过分别配设于多个存储单元阵列块31的各个上的连接块33及移位开关块(第2共同线连接电路)36连接于k条中间连接线47。另一方面，k+2条DQ线45中的k条，通过配设于多个存储单元阵列块31的各个上的移位开关块(分立线连接电路)32与k条中间连接线47连接。在存储单元阵列块31内，如符号31t所示，与右侧的两条DQ线对应的部分成为冗余用的备用部分。
图8抽象表示图7所示的DRAM的IO线41、移位开关块34、RWD线43、移位开关块36、中间连接线47、移位开关块32、以及DQ线45的关系。在这里所示的是k＝4的情况。RWD线43配设k+2＝6条，中间连接线47配设k＝4条，DQ线45配设k+2＝6条。
作为k+2＝6条共同RWD线43的起作用的两端的IO线41一侧的连接端以及阵列块35一侧的连接端上，分别配设移位开关块34、36。即在RWD线43的起作用的入口和出口上，以作为对象的状态配设移位开关块34、36。
移位开关块36具有与图1所示的移位开关块32、34相同的结构。即移位开关块32、34、36的各开关元件能够在正面及左右总共3个端子间切换。移位开关块32的移位状态由信号RDCNT21决定。移位开关块34、36的移位状态由信号RDCNT22决定。信号RDCNT21、RDCNT22以分别存储于两个内部ROM的冗余信息为依据。
具体地说，移位开关块32根据每一阵列块35的不良信息信号RDCNT21选择除不良DQ线以外的正常的k(4)条DQ线45，连接于中间连接线47工作。又，移位开关块34、36根据RWD线43的不良信息信号RDCNT22选择除不良RWD线以外的正常的k(4)条RWD线43，连接于IO线41及中间连接线(分立RWD线)47工作。从而通过正常的k条RWD线43能够将IO线41与正常的k条DQ线45加以连接。
采用图7所示的DRAM，与图5所示的DRAM相比，需要在共同RWD线43与DQ线45之间增设移位开关块36及中间连接线(分立RWD线)47。但是，能够救济在RWD线43发生两处不良，还在DQ线45发生两处不良的全部状态。又能够分别救济RWD线43及DQ线45的不良，因此容易导出救济解。
还有，最好是中间连接线47的长度尽可能短。从而，例如各中间连接线47能够在移位开关块32、36上作为共同端子形成。
第4实施形态
图9是本发明第4实施形态的混载的DRAM的概略图。在如图7所示的DRAM中，组装有在DRAM起动时测试RWD线的不良情况并且进行置换的结构，以此可实现救济效率高的冗余功能。在这种情况下，救济解的导出只要原封不动地使用已有的方式于存储单元阵列块31。图9所示的DRAM是根据这样的观点构成的。
如图9所示，该DRAM的阵列区域30上连接着k条(k为自然数)数据输入输出线(IO线)41。阵列区域30内配设了共同配设于多个存储单元阵列块31的k+2(k+m：m＝2)条共同的内部数据线(RWD线)43。在多个存储单元阵列块31的各块上分别配设k+2(k+n：n＝2)条分立内部数据线(DQ线)45。在RWD线43与DQ线45之间，在多个存储单元阵列块的各个上配设k条分立的内部RWD线(中间连接线)47。
k+2条RWD线43中的k条通过共同配设于多个存储单元阵列块31的移位开关块(第1共同线连接电路)34连接于k条IO线41。这k条RWD线43又通过分别配设于多个存储单元阵列块31的各个上的连接块33及移位开关块(第2共同线连接电路)36连接于k条中间连接线47。另一方面，k+2条DQ线45中的k条，通过配设于多个存储单元阵列块31的各个上的移位开关块(分立线连接电路)32与k条中间连接线47连接。
作为k+2条共同RWD线43的结构上的两端的IO线条41一侧的连接端以及离IO线41最远的块单元35一侧的连接端上，分别配设初始测试判定块(测试判定电路)38及初始测试矢量发生块(测试信号发生电路)37。具体地说，初始测试矢量发生块37在离IO线最远的块单元35内配设于连接块33与移位开关块36之间。又，初始测试判定块38配设于移位开关块34与RWD线43之间。
初始测试矢量发生块37使用于在DRAM起动时检查RWD线43的测试图案的发生。例如这种测试图案设定为能够对RWD线进行两次测试，第1次按照配线排列的顺序发生「10101010…」，第2次发生「010101…」。
另一方面，初始测试判定块38使用于将如上所述发生的图案加以比较，判定RWD线是否良好。在接收的图案与上述图案相同的情况下，配线状态良好，结果保持寄存器39输入“0”。在接收的图案与上述图案不相同的情况下，配线状态不良，结果保持寄存器39输入“1”。
结果保持寄存器39的输出在测试后有效，根据该输出，移位开关块34、36选择除不良RWD线以外的正常的k条RWD线43工作。从而在起动结束时能够自动通过正常的k条RWD线43将IO线41与中间连接线(分立RWD线)47加以连接。还有移位开关块32根据来自内部ROM的每一阵列块35的不良信息信号RDCNT21选择除不良DQ线以外的正常的k条DQ线45，连接于中间连接线47工作。
图10是表示初始测试矢量发生块37的具体例的电路图。如图10所示，该电路包含倒相器71、72、73及同步脉冲倒相器(clocked inverter)74、75。在不是初始测试的情况下，INITESTp为“L”，同步脉冲倒相器74、75为输出Hi-Z(高阻抗状态)，不妨碍通常的动作。在初始测试时，INITESTp为“H”，DFLGp及其反转分别被输出到作为RWD线的RWD〔k+1〕、RWD〔k〕。
图11是表示初始测试判定块38的具体例的电路图。如图11所示，该电路包含倒相器81、85、多路复用器(multiplexer)82、86、NOR门83、87以及DFF电路部94、88。多路复用器82、86在s输入为“H”时将来自输入端子1的输入加以输出，在s输入为“L”时将来自输入端子0的输入加以输出。DFF电路部84、88在时钟脉冲信号上升沿闩锁输入端子D，输出到输出端子Q。DFF电路部84、88相当于图9所示的结果保持寄存器39。
关于RWD〔k〕，在DFLGp为“H”时，RWD〔k〕被原封不动输入到DFF电路部84，在DFLGp为“L”时，RWD〔k〕被反转后输入到DFF电路部84。如果Qp〔k〕为“H”，则NOR门83使用于将其保持“H”。因此在DFF电路部84，需要将Qp〔k〕初始化为“L”。
RWD〔k+1〕一方，期待对输入为RWD〔k〕一方反转，因此逆变器85的位置与逆变器81的位置不同。但是RWD〔k+1〕一方的动作形态基本上与RWD〔k〕一方的动作形态相同。
图12是表示控制图10及图11所示的电路的信号INITESTp、DFLGp、INITCLKp的起动时的波形图。利用图12所示的波形控制图10及图11所示的电路，以此在RWD线具有不良的情况下在对应的DFF电路部(结果保持寄存器)84、88保持“H”，其后，一旦使该输出有效，则移位开关块34(参照图9)就进行连接动作，以避开不良的RWD线43。又，该结果也传送到各块单元35内的移位开关块36，移位开关块36进行同样的连接动作。
从而，采用图9所示的DRAM，则在起动时能够自动救济RWD线43的不良。在这种情况下，导出救济解只限于各块单元35内的DQ线45不良。因此。以与以往相同的方式导出救济解是可能的。
采用第1～第4实施形态，则可以利用改变移位开关块32、34、36的结构的方法分别得到具有各种特征的冗余功能。这些实施形态的特征可以相应于需要的技术条件分开使用。
还有，在本发明的思想范畴中，对于本行业的技术人员，各种变更例及修正例是能够想到的，应该认为，这些变更例和修正例也是本发明的范围。
采用本发明能够提供用于补偿不良数据线的具有改良的冗余结构的半导体存储装置。