盘重现装置和盘重现方法 【技术领域】
本发明涉及一种重现盘中所记录的数据的盘重现装置和盘重现方法。
背景技术
一般地，在重现盘时，通过检测来自盘的反射光的拾取装置读出该盘中所记录的数据。然后，将通过拾取装置读出的数据，借助于利用PLL(Phase-Locked loop：锁相环)电路与该数据取得了同步的时钟信号(以下称为“信道时钟”)，将拾取装置装入重现装置。
这里，由于获取的该数据是经过了EFM(Eight-FourteenModulation：8-14调制)调制的串行数据，所以在该重现装置中通过EFM解调电路将该数据解调。此时，在现有的重现装置中，借助于与上述串行数据同步的信道时钟，确定该EFM解调电路的动作频率。
因此，在高速重现盘等情况下，需要使用高频信道时钟以提高该动作频率。
但是，上述动作频率变高的话，则存在着在EFM解调电路之外的电路中产生的噪声变大、并且该盘重现装置的功耗也变大的问题。
另外，对于需要保证较高动作频率地该盘重现装置，必须使用高频时钟信号进行动作测试，但是也存在着测试器进行的该动作测试困难的问题。
本发明是为了解决上述的问题而提出，以提供能够在较低动作频率下实现解调动作的盘重现装置和盘重现方法为目的。
【发明内容】
本发明的目的是通过提供具有以下特征的盘重现装置来实现的：读出盘中所记录的数据以生成重现数据的盘重现装置，具备：检测单元，检测数据中所含的规定同步模式，并识别检测时刻；选择单元，根据检测单元识别出的检测时刻，从自盘中读出的数据之中依次有选择地提取一部分数据；合成单元，合成选择单元提取出来的多个数据，生成合成数据；置换单元，通过将合成数据置换为对应的解调数据，生成重现数据。
借助于上述手段，选择单元根据同步模式的检测时刻，从自盘中读出的数据之中依次有选择地提取一部分数据，合成单元合成该提取出来的多个数据，置换单元将该合成数据置换为解调数据，由此，以该合成数据为单位一并执行该解调，因此能够降低该解调中所需的动作频率。
这里，更具体地，检测单元从在连续的多个周期中读出的数据数组中检测同步模式，并根据该数组中所含的同步模式的位置识别检测时刻，选择单元包含计数单元，根据与检测时刻相对应的初始值对内部时钟信号的时钟数进行计数，根据计数单元中的计数值，能够从自盘中读出的数据之中依次有选择地提取一部分数据。
进一步，合成单元包含第1和第2数据保持单元，计数值为偶数时，第1和第2数据保持单元分别保持由选择单元所提取的数据，计数值为奇数时，将第2数据保持单元中所保持的数据转移到第1数据保持单元，由此，能够生成合成数据。
另外，本发明的目的是通过提供具有以下特征的盘重现方法来实现的：读出盘中所记录的数据以生成重现数据的盘重现方法，具备：检测步骤，检测数据中所含的规定同步模式，并识别检测时刻；选择步骤，根据识别出来的检测时刻，从自盘中读出的数据之中依次有选择地提取一部分数据；合成步骤，合成选择步骤中提取出来的多个数据，生成合成数据；置换步骤，通过将合成数据置换为对应的解调数据，生成重现数据。
借助于上述手段，能够将盘中所记录的数据以上述合成数据为单位一并解调，因此能够降低该解调中必需的动作频率。
这里，更具体地，在上述检测步骤中，从在连续的多个周期中读出的数据数组中检测同步模式，并根据数组中所含的同步模式的位置识别检测时刻，在上述选择步骤中，根据与检测时刻相对应的初始值对内部时钟信号的时钟数进行计数，根据由此得到的计数值，从自盘中读出的数据之中依次有选择地提取一部分数据，在上述合成步骤中，计数值为偶数时，在第1和第2数据保持单元中分别保持选择步骤中提取的数据，计数值为奇数时，将第2数据保持单元中所保持的数据转移到第1数据保持单元，由此，能够生成合成数据。
【附图说明】
图1是表示本发明的实施方式的盘重现装置的结构的框图。
图2是表示图1所示的EFM解调部的结构的框图。
图3是表示图2所示的同步检测电路的结构的框图。
图4是说明图3所示的同步检测电路的动作的状态迁移图。
图5是表示图2所示的EFM解调电路的结构的框图。
图6是表示图1所示的盘中所记录的帧数据的结构的图。
图7是说明图4所示的EFM解调电路的动作的图。
【具体实施方式】
下面参照附图详细说明本发明的实施方式。图中的相同符号表示相同或相当的部分。
图1是表示本发明的实施方式的盘重现装置的结构的框图。如图1所示，本实施方式的盘重现装置3是重现所安装的盘1中记录的数据的装置，具备非对称校正部5和PLL电路7、串行·并行变换电路(以后记作串·并变换电路9)、EFM(Eight-Fourteen Modulation：8-14调制)解调部11、控制部13、存储器IF电路15、以及存储器17。
这里，非对称校正部5接收从盘1读出的信号，PLL电路7与串·并变换电路9连接到非对称校正部5。另外，串·并变换电路9也连接到PLL电路7，EFM(Eight-Fourteen Modulation：8-14调制)解调部11连接到串·并变换电路9。此外，控制部13及存储器IF电路15连接到EFM解调部11，存储器17连接到存储器IF电路15。
具有这种结构的盘重现装置3将信道时钟8分频后的时钟信号PCK8用作动作时钟，对从CD(Compact Disk：光盘)等盘1之中读出的数据进行EFM解调，下面说明其动作概要。
非对称校正部5通过对从盘1之中读出的信号滤除直流成分，生成EFM调制的数字信号SE，提供给PLL电路7及串·并行变换电路9。PLL电路7生成与所提供的数字信号SE同步的信道时钟PCK，提供给串·并变换电路9。
另外，串·并变换电路9将所提供的串行数字信号SE变换为EFM调制的8比特的并行信号SE8，同时，通过将所提供的信道时钟PCK进行8分频，生成时钟信号PCK8。
这里，上述并行信号SE8是将经过EFM调制后的原EFM信号进行NRZ(Non Return to Zero：非归零)变换后的数据，表1表示了其一个例子。
表1 原EFM信号 01111000011100011111111100 变换后 01000100010010010000000010
如上述表1所示，NRZ变换后的数据，只有与原EFM信号的变化点(下划线部分)相对应的比特为“1”(下划线部分)。此外，由此所得的NRZ变换后的数据被依次输入到8比特移位寄存器的最高位比特，同时，在规定的时刻内，该数据被由高位比特向低位比特移位，在凑足8比特的时刻被同时输出，由此生成输出上述并行信号SE8。
此外，EFM解调部11将串·并变换电路9所提供的时钟信号PCK8作为动作时钟，将同样由串·并变换电路9所提供的并行信号SE8进行EFM解调。此外，在后面详细说明该EFM解调部11的结构及动作。
另外，在EFM解调部11中解调的数据经由存储器IF电路15保存到用于订正错误的存储器17。另一方面，EFM解调部11将如后所述那样表示该解调过程中有子码同步信号被检测到的计分信号Sc、以及检错后所得子Q码Sq提供给控制部13。由此，控制部13基于所提供的子Q码Sq，能够获得盘1所记录的绝对时刻信息。
图2是表示图1所示的EFM解调部11的结构的框图。如图2所示，EFM解调部11包含同步检测电路21和EFM解调电路23、以及子码读出电路25。
这里，同步检测电路21连接到串·并变换电路9，EFM解调电路23连接到串·并变换电路9及同步检测电路21。另外，子码读出电路25连接到EFM解调电路23。此外，存储器IF电路15连接到EFM解调电路23及子码读出电路25，控制部13连接到子码读出电路25。
下面说明具有上述结构的EFM解调部11的动作概要。首先，同步检测电路21检测所提供的并行信号SE8中所含的同步模式。然后，在检测到该同步模式的情况下，确定下次检测的预期同步模式。进一步，将该预期同步模式与实际检测到的同步模式相比较，判断是否一致。
此外，为使同步检测电路21在非预期时刻不至于检测出错误的同步模式，在内部生成同步保护窗口以将检测期间限定于规定时刻，与此同时，在上述规定时刻，在检测不到该同步模式的情况下，通过使用自生成的同步信号来维持同步。
EFM解调电路23将串·变换电路9所提供的并行信号SE8进行EFM解调。此外，由此解调的信号提供给存储器IF电路15，与此同时，提供给子码读出电路25。
子码读出电路25从所提供的解调后的信号中所含的子码之中检测同步信号，与此同时，从该信号中提取后述的子Q码，检查该子Q码有无错误。然后，子码读出电路25将该子Q码提供给控制部13。
下面详细说明构成图2所示的EFM解调部11的各个电路。图3是表示图2所示的同步检测电路21的结构的框图。如图3所示，同步检测电路21包含同步模式检测部27和同步模式预测部29、同步判断部30、以及同步保护窗口部35。此外，同步判断部30包含同步计数器31和AND电路32、34及比较部33。
这里，同步模式检测部27连接到串·并变换电路9，同步模式预测部29连接到同步模式检测部27。另外，同步计数器31连接到同步模式检测部27，AND电路32连接到同步模式检测部27及同步计数器31。另外，比较部33连接到同步模式检测部27及同步模式预测部29，AND电路34连接到AND电路32和比较部33。此外，同步保护窗口部35连接到比较部33、AND电路34和同步计数器31。
接着，详细说明具有上述结构的同步检测电路21的动作。
首先，同步模式检测部27检测所提供的并行信号SE8中所含的同步模式，这里，以NRZ变换后的数据(10000000000100000000001)作为要检测的同步模式(帧同步信号)，以8比特为单位循环4次检测该同步模式，以此为例进行说明。
此时，如果上述同步模式的检测在第4次循环时完成，则有如下表2所示的8种情形。
表2情形编号第1次循环 b8 b7 b6 b5 b4 b3 b2 b1第2次循环 b8 b7 b6 b5 b4 b3 b2 b1第3次循环 b8 b7 b6 b5 b4 b3 b2 b1第4次循环 b8 b7 b6 b5 b4 b3 b2 b1NSD 0 0 0 0 0 0 1 X X 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 X X X X X X X 1 01h 1 0 0 0 0 1 X X X 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 X X X X X X 1 0 02h 2 0 0 0 1 X X X X 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 X X X X X 1 0 0 04h 3 0 0 1 X X X X X 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 X X X X 1 0 0 0 08h 4 0 1 X X X X X X 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 X X X 1 0 0 0 0 10h 5 1 X X X X X X X 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 X X 1 0 0 0 0 0 20h 6 X X X X X X X X 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 X 1 0 0 0 0 0 0 40h 7 X X X X X X X X 0 0 0 0 0 0 1 X 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 80h
在上述表2中，所检测到的数据依次表示为自第1次循环的最高位比特b1至最低位比特b8，接着是自第2次循环的最高位比特b1至最低位比特b8、第3次循环的自最高位比特b1至最低位比特b8，然后是自第4次循环的最高位比特b1至最低位比特b8。
因此，例如表2中情形0表示了自第1次循环的比特b3直至第4次循环的最高位比特b1中检测到上述同步模式的情况。这里，同步模式检测部27识别是否根据情形编号0到7的8种情形中的任意一种检测到了同步模式，由此确定同步模式的检测时刻。
此外，同步模式检测部27如果从上述表2的8种情形之一检测到了该同步模式，则在时钟信号PCK8的一个周期内生成高电平检测信号SSb，与此同时，生成情形识别信号NSD来表示在如表2所示的任意一种情形中检测到了该同步模式。
这里，当例如盘1是CD时，由于CD中所记录数据的1帧是由588比特构成的，所以73.5(＝588/8)次循环即可处理1帧数据。这样，为处理1帧数据，需要的循环次数不是自然数，而是含有0.5次循环的小数部分，因此，表2所示的2种情形交替重复，即可检测出同步模式。
即，例如，如果同步模式在表2所示的情形2的时刻被检测出来，则在下一帧时，在情形6的时刻会检测到同步模式。然后，在其后的帧中，交替重复地进行情形2和6的同步模式检测。
这样，同步模式被有规律地检测出来，因而一旦检测到同步模式后，即可预测在下一帧中是否任意一种情形中都能检测到同步模式。这里，同步模式预测部29根据由同步模式检测部27所提供的情形识别信号NSD，预测是否根据任意一种情形都能在下一帧检测到同步模式，生成确定所预测的情形的检测预测信号NNS，然后提供给比较部33。
因此，当所提供的情形识别信号NSD与检测预测信号NNS一致时，即实际上同步模式检测部27检测到同步模式的情形与同步模式预测部29所预测的检测到同步模式的情形一致时，比较部33将激活的高电平信号提供给AND电路34。
另一方面，同步计数器31对从同步模式检测部27检测到同步模式开始直到检测到下一同步模式之间的循环次数进行计数。这时，同步计数器31根据同步模式检测部27所提供的情形识别信号NSD，初始设定下表3所示的计数值。
表3 NSD SN发生时刻 计数值 01h 第73次循环后 72 02h 第73次循环后 72 04h 第73次循环后 72 08h 第73次循环后 72 10h 第74次循环后 73 20h 第74次循环后 73 40h 第74次循环后 73 80h 第74次循环后 73
这里，当例如同步计数器31从同步模式检测部27接收到情形识别信号NSD为数据“01h”时，预测第73次循环后会检测到下一同步模式，如表3所示，将计数值的初始值设定为72。
然后，同步计数器31根据所提供的检测信号SSb，以对于1次循环的处理为1的比率减少该计数值，生成时刻预测信号SN，提供给AND电路3，时刻预测信号SN表示在该计数值减到0后的第73次循环所预测的同步模式的检测时刻。
因此，当所提供的时刻预测信号SN与检测信号SSb被同时激活时，即，在同步计数器31所预测的时刻检测到了该同步模式时，AND电路32将激活的高电平信号提供给AND电路34。
如上，实际上同步模式检测部27检测到同步模式的情形与同步模式预测部29所预测的检测的情形一致，并且在由同步计数器31所预测的时刻检测到了该同步模式时，同步判断部30从AND电路34向同步保护窗口部35提供高电平的信号OK，表示已经正常检测到了同步模式。
另外，同步保护窗口部35利用同步计数器31限制同步模式的检测时刻。这里，实际上同步模式也会在偏离了理想时刻的时刻被检测到，因此，只有在以该理想时刻为中心的某个范围内才能够检测到。
具体地，如下表4所示，同步保护窗口部35根据比较部33所提供的作为识别信号N的情形识别信号NSD，生成掩码数据MD，反馈给同步模式检测部27。此外，同步模式检测部27在取得表2所示的第4次循环的模式与该掩码数据MD的逻辑与之后，生成上述检测信号SSb。
表4
即，例如，如表4所示，当自比较部33提供“01h”的情形识别信号NSD为时，同步保护窗口部35在检测开始时刻(窗口打开时)将“11110000”作为掩码数据MD提供给同步模式检测部27。并且，同步保护窗口部35在同步模式检测期间内将“11111111”作为掩码数据MD提供给同步模式检测部27。此时，当同步模式检测部27检测到理想的同步模式时，情形识别信号NSD为“10h”，因此，同步保护窗口部35根据该情形识别信号NSD，在检测结束时刻(窗口关闭时)将“00001111”作为掩码数据MD提供给同步模式检测部27。此外，在同步保护窗口部35中，根据同步计数器31所提供的计数值判断上述检测开始时刻与检测期间及检测结束时刻。
另外，如上述表4所示，不依赖于比较部33所提供的情形识别信号NSD，在同步模式的非检测期间内，从同步保护窗口部35向同步模式检测部27提供“00000000”作为掩码数据MD。
这样，在同步保护窗口部35生成掩码数据MD，利用该掩码数据MD对检测期间进行限制，能够避免在标准时刻之外的同步模式的检测，因此，能够提高正常的同步模式的检测精度。
通过以上动作，同步保护窗口部35在输出识别信号N作为确定检测出同步模式的情形的识别信号Na的同时，输出信号OK作为检测信号SSa。
此外，同步模式检测部27在上述检测期间(窗口内)内没有检测出同步模式的情况下，将检测信号SSb及情形识别信号NSD固定为高电平。
因此，在这种情况下，从AND电路32输出时刻预测信号SN，在同步检测电路21中，使用时刻预测信号SN取代检测信号SSb。另一方面，此时，比较部33使用检测预测信号NNS取代情形识别信号NSD作为识别信号N提供给同步保护窗口部35，与此同时，由于情形识别信号NSD与检测预测信号NNS不一致，因此向AND电路34提供低电平信号。
此外，在这种情况下，同步保护窗口部35在输出检测预测信号NNS作为识别信号Na的同时，将同步计数器31所提供的信号作为检测信号SSa输出。
不过，当在上述所谓的内插功能中加以限制，未能在规定次数以上连续检测到正常的同步模式时，同步保护窗口部35将掩码数据MD固定为“FFh”，由此解除上述检测期间的限制，重新取得同步。
这里，参照图4的状态迁移图，说明同步检测电路21的动作。首先，重置或轨道跳跃之后，成为同步等待状态，等待检测同步模式。在该状态下，同步保护窗口部35如上所述将掩码数据MD固定为“FFh”。
然后，在该同步等待状态下，如果检测到同步模式，则迁移到同步后方保护状态，即正常的同步模式被连续检测到的次数不足3次。接着，在同步后方保护状态下，如果同步模式被连续3次检测到，则判断为取得了同步，迁移到同步正常状态，与此同时，如果没有检测到正常的同步模式(NG)，则返回同步等待状态。此外，上述的“3次”预先设定于同步保护窗口部35，是可变的设定值。
另外，在同步正常状态下，如果不能检测到正常的同步模式，则迁移到同步前方保护状态，即不能检测到正常的同步模式的次数为例如不足12次。而且，在同步前方保护状态下，该窗口内如果能够检测到同步模式，则再返回同步正常状态，同时，如果没有连续12次检测到正常的同步模式，则再返回同步等待状态。此外，上述的“12次”也是预先设定于同步保护窗口部35，并且是可变的设定值。
接着，详细说明图2所示的EFM解调电路23。图5是表示EFM解调电路23的结构的框图。如图5所示，EFM解调电路23具有寄存器部40和符号计数器41、初始值设定部43、以及数据置换部51。而且，寄存器部40包含构成2段寄存器的第2寄存器45和第1寄存器46、数据合成部47、数据选择部48、备用寄存器49、EFM寄存器50。
这里，符号计数器41连接到同步保护窗口部35和串·并变换电路9，初始值设定部43连接到同步保护窗口部35。另外，符号计数器41与初始值设定部43相连。
另一方面，第2寄存器45连接到串·并变换电路9。第1寄存器46连接到第2寄存器45，数据合成部47连接到第1和第2寄存器46、45。另外，数据选择部48连接到数据合成部47和符号计数器41，备用寄存器49连接到符号计数器41和数据选择部48。EFM寄存器50连接到数据选择部48和备用寄存器49，数据置换部51连接到EFM寄存器50和符号计数器41。
下面说明具有上述结构的EFM解调电路23的动作。
CD中所记录的数据的一帧如上所述由588比特构成，其数据结构如图6所示。即，1帧数据包含开头所记录的24比特的帧同步信号、14比特的子码、作为EFM解调对象的分别由14比特构成的第1至第32数据、以及插入在相邻数据等之间的3比特DSV(Digital SumVariation：数字总额变化)信号。
这里，EFM解调电路仅对图6所示的1帧数据之中的子码及第1至第32的数据部分进行如下的锁存。首先，为了将串·并变换电路9所输出的并行信号SE8以16比特为单位进行锁存，首先由第2寄存器45将前半8比特数据锁存，将锁存的该8比特数据传送到第1寄存器46。然后，第2寄存器重新将后半8比特数据锁存。
然后，例如由寄存器所构成的数据合成部47将分别由第1寄存器46和第2寄存器45锁存的各8比特数据合成，生成16比特的数据R，提供给数据选择部48。
另一方面，符号计数器41根据同步保护窗口部35所提供的检测信号SSa，从初始值设定部43载入初始值。此时，初始值设定部43根据同步保护窗口部35所提供的识别信号Na，向符号计数器41提供下表5所示的载入值。
表5 Na 01h 02h 04h 08h 10h 20h 40h 80h 载入值 0h 2h 4h 6h 8h Ah Ch Eh
由此，符号计数器41将初始值设定部43所提供的该载入值设定为初始值，根据串·并变换电路9所提供的时钟信号PCK8，增加该初始值。
此外，数据选择部48如图7所示，当符号计数器41所提供的计数值为偶数时，从数据合成部47所提供的数据R之中有选择地提取指定的比特，将提取的数据分别提供给备用寄存器49和EFM寄存器50。即，例如计数值为2时，数据选择部48有选择地提取构成数据R的低位0到2位的3比特数据，提供给EFM寄存器50，有选择地提取构成数据R的低位6到15位的10比特数据，提供给备用寄存器49。
进一步，如果符号计数器41所提供的计数值为奇数，备用寄存器49将所保存的数据移位到EFM寄存器50。即，例如当计数值为3时，如图7所示，备用寄存器49将所保存的数据R的低位6到15位的10比特数据如箭头所示那样移位到EFM寄存器50。
而且，通过将符号计数器41的计数值每次加1，重复上述动作。由此，EFM寄存器50从备用寄存器49对数据进行移位，进而从数据选择部48提供有数据R的低位比特，由此，每当该计数值变为偶数时，即合成被调制的14比特数据Sb。
而且，数据置换部51在符号计数器41所提供的计数值变为偶数时，将EFM寄存器50所提供的上述14比特数据Sb参照内置的EFM调制表置换为解调数据Sr。
此外，通过这种方法所生成的解调数据Sr经由存储器IF电路15保存到存储器17，进行错误订正处理，并提供给子码读出电路25。另外，也向子码读出电路25提供上述数据Sb。
接着，详细说明图2所示的子码读出电路25。子码读出电路25从EFM寄存器50所提供的数据Sb之中检测作为子码而记录下来的同步信号(以下也称为“子码同步信号”)。
此外，在CD的规格中，图6所示的子码之中，子码同步信号不经EFM调制而按每98帧记录下来，该未经EFM调制的子码同步信号被当作解码对象。
如果EFM寄存器50所提供的数据Sb是第1同步模式(10000000000100)或第2同步模式(01001000000000)之一，子码读出电路25则判断为已检测到子码同步信号，并生成计分信号Sc提供给控制部13。
另外，子码读出电路25从利用EFM解调电路23所得的构成解调数据Sr的一部分的子码之中依次提取被称为子Q码Sq(子码比特)的信息，将96比特的子Q码Sq汇总输入到内置的CRC(CyclicRedundancy Check：循环冗余校验)电路。然后，在该CRC电路中，如果判断发现该子Q码是正确的数据，子码读出电路25则将信号SOK提供给控制部13。
并且，子码读出电路25将上述子Q码Sq提供给控制部13，但由于该子Q码是以例如96比特为1个单位的，所以，作为一个例子，使用具有10段8比特的存储区域的移位寄存器来保存该子Q码。然后，在这种情况下，控制部13访问该移位寄存器10次，由此，该移位寄存器中保存的子Q码Sq被全部读出。
这里，在从EFM解调部11接收到计分信号Sc和信号SOK时，控制部13通过执行上述访问，接收正确的子Q码Sq，并能够以高精度从盘1获得绝对时间信息。
此外，子Q码Sq经由存储器IF电路15保存到存储器17，也可以用其来确定EFM解调电路23所生成的解调数据Sr。
如上，借助于本发明的实施方式的盘重现装置和盘重现方法，EFM寄存器50中生成的14比特数据Sb由数据置换部51汇总置换为解调数据Sr，能够将盘1中所记录的数据以比现有水平低的动作频率，例如能够以现有的动作频率的1/8的动作频率进行EFM解调，因此，能够以简单的结构实现电路规模很小的盘重现装置。
另外，如上所述，由于能够降低EFM解调所需的动作频率，所以能够降低盘重现装置的功耗，与此同时，能够降低EFM解调部11之外的电路中所产生的噪声，从而提高再现精度。
进一步，由于EFM解调时不再需要确保高动作频率，所以不需要使用高频时钟信号进行动作测试，测试人员能够容易地实现由测试器进行的动作测试。
借助于本发明的盘重现装置，由于能够降低解调所需的动作频率，所以能够提供再现精度高、容易测试的盘重现装置。
另外，借助于本发明的盘重现装置和盘重现方法，由于能够降低解调所需的动作频率，所以能够降低执行再现动作时的功耗。