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最佳实施例的详细说明

下面参照相关附图详细介绍本发明的实施例。
(第一实施例)

图1A和1B是形成根据本发明第一实施例的存储器件的存储单
元的电路图。图2是表示用在图1A电路中的负微分电阻器件的静态
电压与电流特性的曲线。图3A是在等待状态下图1A电路的等效电路
图，图3B是表示其操作的曲线。

本例的存储器件具有如图1A中所示设置在位线和字线的交点的
存储单元。如图1A所示，这些存储单元的每个都具有其栅极和漏极
分别连接到字线1和位线2的N沟道FET 3、连接在N沟道FET 3的
源极和单元板CP之间的单元电容器4、和一对负微分电阻器件15，
它们由第一和第二负微分电阻器件5和6形成，并且串联连接在字线
1和参考电压线之间。负微分电阻器件5和6之间的节点MN连接到
N沟道FET 3的源极和单元电容器4的一端。第一和第二负微分电阻
器件5和6分别具有N型(电压控制型)负微分电阻特性，如图2所
示。作为这种负微分电阻器件可列举为隧道二极管如江崎(Esaki)二
极管和RTD。

上述存储单元的操作如下。如图3A所示，当存储单元处于等待
状态时，由于N沟道FET 3处于截止状态，因此字线上的电压保持在
0V。在图3A中，对应于图1A中的电路元件的电路元件标以与图1A
中相同的参考标记。电流源8表示流入存储单元节点MN的电流或从
存储单元节点MN流出的漏电流。在这种情况下，在第二负微分电阻
器件6与之连接的连接点7的电压设定为VDD。当负微分电阻器件5
和6之间的存储单元节点MN的电压从0V变化到电源电压VDD时，
由图2中的曲线9和8表示的电流流进负微分电阻器件5中。表示流
进负微分电阻器件5中的电流的曲线9包括给其添加的漏电流IL。由
负微分电阻器件5和6形成的负微分电阻器件对15在由曲线9和10
的两个交叉点11和12表示的电流稳定操作。

在常规DRAM中，对应由电流源8表示的漏电流IL的漏电流引
起储存在单元电容器中的电荷变化，因此不可能静态保存信息。

然而，在根据本发明该实施例的存储器件中，即使有漏电流，上
述负微分电阻器件对15在两个稳定操作点11和12中的任何一个稳
定操作。这样，存储单元节点MN的电位固定在作为两个稳定操作点
11和12的电位的VL和VH中的一个，因此保持一个相同的状态，
只要输送电源电压即可。为此，储存在单元电容器4中的电荷量是对
应于存储单元节点MN的稳定电位VL和VH的电荷的两个水平中的
任何一个，这个电荷水平保持在一个相同的状态，只要输送电源电压
即可，因此可以静态保存信息。

对于负微分电阻器件5和6的电流大小，从功耗方面考虑，希望
尽可能低。然而，如果漏电流IL超过负微分电阻器件的峰值电流值，
则稳定点12不再存在。因此，需要加大至少除了漏电流IL以外的负
微分电阻器件的峰值电流值，以便保证上述双稳定性。通过采用具有
与漏电流值相同水平的谷电流的负微分电阻器件可以满足这个条件。
然而，在负微分电阻器件的峰值电流值和谷电流值之间的比例约为10
的情况下，如果考虑到存储单元之间的漏电流值特性的变化，希望负
微分电阻器件的峰值电流大小设置为平均漏电流值(约1-10fA)的约
50-100倍。负微分电阻器件对15的双稳定性不再需要在常规DRAM
中所需要的周期更新操作，并减少了等待状态下的功耗。例如，如果
VDD为3.3V，位线的寄生电容和单元电容分别为270fF和27fF，则
平均电流值为1fA，并且负微分电阻峰值电流值和峰/谷电流比分别为
100fA和10，与具有相同VDD、相同的位线寄生电容、相同的单元
电容和相同的平均漏电流值以及每128毫秒进行一次更新操作的
DRAM相比，使等待状态的功耗减少了两个数量级的水平。

所述存储器件的存储单元读/写操作和储存操作精确地与过去的
1T/1C DRAM中的相同。即，在读操作中，通过位线被预充电到某一
电位，被选择的字线的电压升高到VDD，以便使N沟道FET导通。
当这样做时，通过储存在单元电容器中的电荷，在位线发生电位变化，
这个电位变化将被设置在单元外部的差分放大器放大。根据已经储存
在存储电容中的电荷量，被差分放大器放大的位线数据作为高电平状
态或低电平状态被读出到存储器外部，并且还经过N沟道FET返回
到单元内部，以便进行数据的再写入。在写操作时，与读操作时类似，
通过从每个存储单元读出的被保存在位线上的数据，只有要被重写的
单元的位线电压根据输入信息被强制改变，由此重写单元信息。

在读操作期间和写操作期间，当字线上的电位改变到VDD时，
负微分电阻器件5、6的一端的每个电位变为VDD，负微分电阻器件
对15使存储单元节点MN上的电位升高到VDD。然而，由于负微分
电阻器件中的电流值被选择得充分小于N沟道FET或读出放大器驱
动电流，因此存储单元节点MN上的电位升高到VDD的时间常数大
于存储单元存取时间。例如，通过负微分电阻器件的峰值电流值为
100fA和位线寄生电容为270fF，存储单元节点MN的电位升高到VDD
的时间常数大于3秒。这充分大于单元的80纳秒平均存取时间，并
在这些条件下可以忽略负微分电阻器件对15对存储单元存取时间的
影响。

如上所述，在根据本发明的该实施例的存储器件中，在不牺牲双
稳定性的范围内，负微分电阻器件的电流大小应尽可能的小。结果是，
在根据本例的存储器件中，由于可以忽略负微分电阻器件对读和写操
作的影响，不仅使该器件具有与DRAM相等的存取时间，而且可以
实现比DRAM低的等待状态下的功耗。

如上所述，本发明的存储器件包括其栅极连接到字线1和漏极连
接到位线2的FET 3、一端连接在FET的源极和另一端连接到第一电
源31的电容器4、设置在字线1和FET源极之间的第一负微分电阻
器件、和设置在FET源极和第二电源32之间的第二负微分电阻器件
6。

该单元板电压可以设置为VDD/2，如在常规DRAM那样。然而，
通过承受VDD或更高电压的单元电容器，可以将单元板电压设置为
VDD，如图1(b)中所示。如果这样做，由于单元板电位和负微分电
阻器件6与之连接的参考电压线的电位的值相同，则可以将单元板和
参考电压线组合起来，这样的优点是不再需要分离的参考电压线。
(第二实施例)

图4是形成根据本发明第二实施例的存储器件的存储单元的电路
图。

本例的存储器件具有如图4中所示设置在位线和字线的交点的存
储单元。如图4所示，这些存储单元的每个都具有其栅极和漏极分别
连接到字线21和位线22的P沟道FET 23、连接在P沟道FET 23的
源极和单元板CP之间的单元电容器24、和由串联连接在字线21和
参考电压线之间的第一和第二负微分电阻器件25和26形成的负微分
电阻器件对35。负微分电阻器件25和26之间的节点MN连接到P沟
道FET 23的源极和单元电容器24的一端。参考电压线电位设定为0V。
即第二实施例的存储器件构成为使得第一实施例的存储器件的N沟道
FET被P沟道FET代替，并且参考电压线上的电位设定为0V。在这
种情况下，由于P沟道FET在等待状态下处于截止状态，因此字线21
上的电位保持为VDD。结果是，电压0V和VDD施加到由串联第一
负微分电阻器件25和第二负微分电阻器件26形成的负微分电阻器件
对35的端子，以便得到与关于第一实施例的图3(b)所示的相同类
型的双稳定操作。然而，在这种情况下，第一负微分电阻器件的操作
曲线和第二负微分电阻器件的操作曲线互换。

在根据第二实施例的存储器件中，与第一实施例的存储器件的情
况一样，负微分电阻器件的电流大小在不损失双稳定操作的情况下设
定为尽可能的小。结果是，在第二实施例的存储器件中，出于和第一
实施例的存储器件的相同原因，不仅该器件具有与DRAM相同的存
取时间，而且可以实现在等待状态下的低于DRAM的功耗。在将单
元板电压设定为0V的情况下，可以将第二负微分电阻器件26的一端
连接到单元板CP，因此不再需要参考电压线。
(第三实施例)

图5是表示根据本发明第三实施例的存储单元的电路图，图6是
表示在等待状态下的图5的电路的操作图。

根据本发明第三实施例的存储器件具有如图5所示的设置在位线
和字线的交点的存储单元。如图5所示，每个存储单元具有其栅极和
漏极分别连接到字线41和位线42的N沟道FET 43、连接在P沟道FET
43的源极和单元板CP之间的单元电容器44、和串联连接在字线41
和参考电压线之间的电阻元件45和负微分电阻器件46。串联连接的
电阻元件45和负微分电阻器件46之间的节点MN连接到N沟道FET
43的源极和单元电容器44的一端。参考电压线电位设定为VDD。即，
第三实施例的存储单元构成为使得第一实施例的第一负微分电阻器件
由电阻元件代替。

如图6所示，通过调整电阻元件45的电阻值，当作为电阻元件
45和负微分电阻器件46之间的连接点的存储单元节点MN上的电位
从0V变化到电源电位VDD时，得到与电阻元件45的电流曲线49和
负微分电阻器件46的电流曲线50的三点交叉点。在这种情况下，漏
电流IL添加到电阻元件45的电流曲线49。在该点在电阻元件45的
电流曲线49和负微分电阻器件46的电流曲线50之间有交叉的两个
点51和52是稳定操作点。这样，存储单元节点MN上的电位固定在
电压VL和VH中的任一个，这是操作点51和52，并且只要输送电
源电压就保持相同状态。为此，储存在单元电容器44中的电荷量是
对应存储单元节点的稳定电位VL和VH的两个电荷量之一，只要输
送电源电压就保持这个状态，因此可以静态地保存信息。即使在负微
分电阻器件46的峰值电流值和谷值电流值之间的比例不那么大的情
况下，对电阻元件45的电阻值进行精确控制也可以保证稳定操作。
这个实施例的优点是与本发明第一和第二实施例中所示的电路相比减
少了负微分电阻器件的数量。

还可以通过用P沟道FET代替N沟道FET 43和将参考电压线
的电位设定为0V来实现上述效果。此外，如图7所示，还可以用负
微分电阻器件51代替电阻元件45和用电阻元件52代替负微分电阻
器件46。

虽然已经借助例子介绍了本发明的最佳实施例，但是应该理解这
些只是示意性的实施例，并不限制本发明，并且在本发明的范围内可
以采用其它各种形式。例如，可采用负微分电阻器件如江崎(Esaki)
二极管、共振隧道二极管或其它隧道二极管和N型耿氏二极管。此外，
可以采用共振隧道晶体管或共振隧道热电子晶体管的三端的两端。还
可以将用在存储单元中的FET制成为双极晶体管，如果可以给予负微
分电阻器件充分高的电容，还可以省略单元电容器4。

如上面详细介绍的，通过在形成常规1T/1C DRAM的存储单元
的存储单元节点和字线之间或在存储单元节点和参考电压线之间提供
至少一个负微分电阻器件，本发明实现了储存在存储电容中的电荷的
双稳定性，由此可以静态保存信息。

此外，通过使单元板和参考电压线具有相同的电位，本发明不再
需要分开的参考电压线，由此可以完全在单元内进行负微分电阻器件
的连接，并且在没有牺牲单元布局中的自由度的情况下使集成度几乎
与常规DRAM的相同。