半导体存储装置 【技术领域】
本发明涉及半导体存储装置，具体涉及不依赖外部的输入信号，可进行刷新操作的半导体存储装置。背景技术
在便携电话等的便携终端中，广泛采用了不需要提供外部时钟脉冲的非同步通用静态型半导体存储装置(以下称为SRAM)，SRAM由于不需要刷新操作，所以，不需要在刷新动作中等待对存储器的存取直到刷新周期结束这样的复杂控制。因此，如果使用SRAM，可以简化系统的结构，所以SRAM适合用于便携终端。
但是，近年来，携带终端的功能大幅的上升，即使是便携终端，也需要大容量的存储功能。SRAM的存储单元尺寸比动态型的半导体存储装置(以下称为DRAM)的尺寸大10倍左右，对于SRAM来说，存储容量一大，芯片价格就大幅上升，结果使便携终端的价格也随之上升。因此，人们考虑用单位比特成本低地DRAM取代SRAM用于便携终端。
DRAM具有可以执行数据的读出和写入的操作状态和保持数据的等待状态，必须通过刷新来维持存储状态。因此，对于DRAM，需要执行刷新操作的复杂的存储器控制。所以，对于迄今为止将SRAM作为存储器来设计系统的便携终端生产商而言，用DRAM替代SRAM来使用并非易事。
为此，存储器自身为DRAM而在外部却如SRAM那样操作的新型半导体存储装置的开发已经开始在各半导体生产商中盛行。KAZUHIROSAWADA等人在IEEE JOURNAL OF SOLID-STATE CIRCUITS(VOL23，NO，1，FEBRUARY1998，p12-19)上有关于这种新型半导体存储装置的文章。
这种新型的半导体存储装置，内部的存储单元采用与DRAM上相同的存储单元。另一方面，输入到该半导体存储装置的控制信号，地址信号等的外部接口与SRAM基本相同。并且，该半导体存储装置的刷新操作并不是传统的DRAM的刷新操作或者如单元刷新那样由来自外部的信号进行控制的方式，而是以半导体存储装置内部的刷新电路周期性输出的刷新激活信号为基础进行的。以上说明的新型半导体存储装置，可以不通过外部的输入信号进行刷新，以此功能为基础，被称为具有完全隐藏刷新功能的DRAM。(隐藏是指从外部看来似被隐藏的意思。)刷新电路，包括作为振铃振荡器的定时电路，响应从定时电路周期性地输出的周期，输出刷新激活信号。由于定时电路输出的信号为常时周期信号，此新型DRAM，无论在可执行读出操作或写入操作的操作状态时，还是在等待状态，都周期性地进行刷新。这种具有全隐藏刷新功能的DRAM的开发，使便携终端的高性能化成为可能。
【发明要解决的课题】
但是，这种具有全隐藏刷新功能的DRAM，由于无论是在操作状态还是等待状态都进行刷新操作，刷新激活信号和写入或者是读出操作的请求信号在同一定时被激活的场合，就会引起误操作。对此进行以下说明。
图19是具有全隐藏刷新功能的DRAM误操作发生时的时序图，芯片使能信号/CE是从外部输入的控制信号。(以下的说明，符号前面的符号/表示负逻辑信号。)芯片使能信号/CE激活的情况下，DRAM成为操作状态，芯片使能信号/CE去激活的情况下，DRAM成为等待状态。图19所示的时序图中，由于T4时刻之前芯片使能信号/CE都是去激活状态(H电平)，DRAM为等待状态。在等待状态中，时刻t1、t3时，响应刷新周期信号/Refcyc的激活，刷新激活信号/REFE也被激活，执行刷新操作。另一方面，在刷新周期信号/Refcyc为去激活状态的t2时刻，由于刷新激活信号/REFE是去激活状态，所以不执行刷新操作。接着，在t4时刻，芯片使能信号/CE变为激活状态时(L电平)后，DRAM成为操作状态。因此，如t5时刻那样，刷新激活信号/REFE被激活后，发生外部输入请求写入或读出的信号；在这样的情况下，DRAM就会误操作。
为了防止这种误操作，传统的具有全隐藏刷新功能的DRAM中设置了判优电路。判优电路是用以比较作为同步信号的刷新激活信号/REFE和从外部输入的写入或读出操作的请求信号，并调整其操作顺序的电路。具体地说，刷新激活信号/REFE和写入或读出操作的请求信号在同一定时已被激活的场合，判优电路就让更早激活的信号先执行，之后，再让另一个信号执行。这样，即使刷新激活信号/REFE和写入或读出操作的请求信号在同一定时已被激活的场合，也能在一定程度上防止DRAM的误操作。
但是，经判优电路调整为刷新后再执行写入或读出时，存取速度大幅变慢的几率增大。另外，刷新激活信号/REFE和写入或读出操作的请求信号在完全同一定时被激活时，判优电路就无能为力了。
由以上问题可知，传统的具有全隐藏刷新功能的DRAM，难以确保刷新操作的稳定性。
本发明的目的在于，在具有可读出和写入数据的操作状态和保持数据的等待状态的半导体存储装置中，确保刷新操作的稳定性。发明内容
【解决课题的手段】
本发明的半导体存储装置，具有可以执行数据的读出和写入的操作状态和保持上述数据的等待状态，具备存储单元阵列和刷新控制电路；存储单元阵列包含行列状设置的多个存储单元；刷新控制电路，用来刷新上述多个存储单元保持的数据，但并不是通过外部指令。刷新控制电路包括：产生第一刷新周期的第一刷新周期产生电路，产生比第一刷新周期短的第二刷新周期的第二刷新周期产生电路，以及刷新执行电路。刷新执行电路在由第一刷新周期产生电路产生了第一刷新周期后而变得可以刷新时，执行刷新操作；并且，在比由第一刷新周期产生电路产生的第一刷新周期时间更长的期间，刷新操作都没有执行的情况下，在此长期间内或者此长期间结束时进行汇总，基于第二刷新周期产生电路产生的第二刷新周期，连续执行刷新操作。
上述半导体存储装置中，上述的刷新执行电路最好还设有能检测到比第一刷新周期的时间长的期间内未进行刷新操作之状态的检测电路。上述检测电路最好设有在有刷新操作请求的状态下，对第一刷新周期进行计数的计数器；计数器在计得规定次数以上的第一刷新周期时，则判断为上述的长期间。
上述的半导体存储装置，例如在接收外部的输出使能信号或者是写入使能信号后，开始存储单元阵列的内部行系统操作。当外部的输出使能信号或者是写入使能信号长期保持激活状态，在比由第一刷新周期产生电路产生的第一刷新周期时间更长的期间，刷新操作都没有执行的情况下，外部的输出使能信号或者是写入使能信号变成了去激活状态，在内部行系统操作转为去激活状态的期间，刷新执行电路将汇总那些跳过的基于第一刷新周期的刷新操作，并基于第二刷新周期执行刷新操作。
上述的半导体存储装置中，刷新执行电路最好在外部的输出使能信号或写入使能信号去激活后将基于第二刷新周期汇总执行的所述刷新操作激活，并且在外部的输出使能信号或写入使能信号在去激活后早于规定期间被激活的场合不执行所述刷新操作。
上述的第二刷新周期产生电路，例如在比第一刷新周期产生电路产生的第一刷新周期长的期间内未进行刷新操作的场合，在刷新操作被执行时产生刷新周期。
上述的半导体存储装置，例如在接到了外部地址变化后，开始其存储单元阵列的内部行系统操作；当地址不变的状态持续，且在比第一刷新周期周期长的期间内未进行刷新操作的场合，在外部的输出使能信号或写入使能信号成为去激活状态、内部的行系统操作成为去激活期间，刷新执行电路对跳过的基于第一刷新周期的刷新操作进行汇总，并基于第二刷新周期执行刷新操作。
上述的半导体存储装置中，刷新执行电路最好在地址不变的状态持续时，在比第一刷新周期产生电路产生的第一刷新周期长的期间内未进行刷新操作的场合，外部的输出使能信号或写入使能信号一旦成为去激活状态，就使内部行系统操作停止。
上述的半导体存储装置中，刷新执行电路最好在地址不变的状态持续时，在比第一刷新周期产生电路产生的第一刷新周期长的期间内未进行刷新操作的场合，如果外部的输出使能信号或写入使能信号成为去激活状态，对那些跳过的基于第一刷新周期的刷新操作加以汇总，并基于第二刷新周期执行刷新操作，在完成了那些刷新次数后，以此为基础将行系统的操作再激活。
上述的半导体存储装置中，刷新执行电路最好在外部的输出使能信号或写入使能信号去激活后，激活基于第二刷新周期汇总后实施的所述刷新操作，并且在外部的输出使能信号或写入使能信号去激活后早于规定时间激活的场合，不执行所述的刷新。
上述的半导体存储装置中，例如在接到了外部地址变化后，开始其存储单元阵列的内部行系统操作；刷新执行电路，当地址长期不变的状态持续的场合，识别了此状态后，以下一个地址变化为基础，对那些跳过的基于第一刷新周期的刷新操作加以汇总，并基于第二刷新周期执行刷新操作。
上述的半导体存储装置中，在接到了外部地址变化后，开始其存储单元阵列的内部行系统操作；刷新执行电路，在外部的输出使能信号或写入使能信号去激活后将基于第二刷新周期汇总后执行的上述刷新操作激活，并且在外部的输出使能信号或写入使能信号去激活后早于规定时间被激活的场合，不执行所述刷新操作。
上述的半导体存储装置中，在接到了外部地址变化，开始存储单元阵列的内部行系统操作；刷新执行电路，当地址不变的状态持续时，在比第一刷新周期产生电路产生的第一刷新周期长的期间内未进行刷新操作的场合，使行系统的操作被去激活；对那些跳过的基于第一刷新周期的刷新操作加以汇总，并基于第二刷新周期执行刷新操作，在完成了那些刷新次数后，再激活行系统操作。
再有，对于本发明以上说明的构成要素，可以在可能的限度内进行组合。附图说明
图1是说明长周期和刷新操作相关连的时序图。
图2是本发明的DRAM的整体框图。
图3是第一实施例的刷新控制电路。
图4是突发刷新产生电路的图。
图5是产生int/RE、int/WE、int/OE的电路的图。
图6是突发刷新控制电路的图。
图7是突发刷新控制电路的时序图。
图8是突发刷新终止电路的图。
图9是突发刷新期间产生电路的电路图。
图10是正常周期时的刷新控制电路的操作图。
图11是长周期时的刷新控制电路的操作图。
图12是在地址触发方式中刷新期间信号产生的操作图。
图13是产生int/RAS信号的电路的图。
图14是在地址触发方式中表示长周期时的刷新操作的时序图。
图15是表示长周期后的/OE或/WE为“H”的期间比规定的期间短的场合的刷新控制的时序图。
图16是表示长周期时、/OE或/WE为“H”的期间没有限制的刷新操作的示例的时序图。
图17是表示长周期时、/OE或/WE为“H”的期间没有限制的刷新操作的第二个示例的时序图。
图18是执行图17的处理的刷新控制电路的图。
图19是说明传统的DRAM中误操作的时序图。
符号的说明
10输入端子组
11，12，15，16端子组
20控制电路
26存储单元阵列
40刷新控制电路
100刷新标志产生电路
102第一突发刷新产生电路
104第二突发刷新标志产生电路
200刷新期间产生电路
300刷新请求产生电路
400突发刷新控制电路具体实施方式
以下，参考附图对本发明的实施例进行说明。而且，图中同样的参考符号表示同一或同等的部分。
在具有可执行数据的读出和写入操作的操作状态和保持上述数据的等待状态的半导体存储装置中，对于包含配置成行列状的多个存储单元的存储单元阵列，在操作状态中执行数据的读出和写入。存储单元与DRAM中的存储单元相同，有必要对存储单元进行刷新。在半导体内部，产生时钟周期，用以表示用于产生刷新信号的周期，从而时钟周期规定内部的刷新周期时间。存储单元内的数据通过在内部刷新周期时间内执行一次刷新操作来保持。该半导体存储装置不依赖外部的输入信号进行刷新操作。
在不依赖外部的输入信号执行刷新操作的半导体存储装置中，为了确保刷新操作的稳定性，本发明人已经提出了根据半导体存储装置的状态执行刷新操作的提案。所谓半导体存储装置的状态是指除了等待状态之外，读出或写入操作结束之后的状态等。但是，在该半导体存储装置中，如果在超过内部刷新周期的时间(例如，数10μsec)的长期间(长周期)，就有不能使存储装置操作的问题。图1表示半导体存储装置在读出或写入操作执行后执行刷新操作的情况下，当芯片激活时(/CE＝“L”)，由于长周期而无法执行刷新操作的状况的一例。此例中，在比内部刷新周期时间tref长的长期间中持续保持读出或写入状态，刷新操作在此期间不能执行。之后，由于刷新期间信号Refwin＝“H”的上升沿，虽然可以执行刷新操作，但是由于长时间没有执行读出及写入操作，数据被破坏。同样，即使是具有根据地址的变化控制存储单元阵列26的(Row)行系统的地址触发方式结构的半导体存储装置，当/CE＝“L”时若地址长时间不变化，由于使刷新操作变激活的起点不存在，所以数据也被破坏。因此，作为外部规格，虽然在/CE＝“H”期间不存在限制，但在/CE＝“L”的期间中有必要进行限制，即在内部刷新周期的时间内必须执行读出或写入的操作或执行地址变化。
因此，根据本发明，在不依赖外部的输入信号就可执行刷新操作的半导体存储装置中，即使是超过内部刷新周期的时间的长周期，也可以执行不破坏数据的操作。刷新电路由产生正常(第一)刷新周期的电路和产生比之更短周期的(第二)刷新周期的电路构成。在不是长周期的情况下(需要高速存取时)，基于第一刷新周期执行刷新操作。另一方面，在比内部刷新周期时间长的长周期到来的场合，刷新控制电路，在必要的期间(长周期内或长周期结束时)内自动地基于第二刷新周期，汇总内部刷新周期跳过的次数，连续执行刷新操作。(以下称为突发刷新。)这样，半导体存储装置可以不依赖外部的输入信号进行刷新操作的控制。另外，长周期的识别在以下说明的实施例中是自动识别的，但是也可以在半导体存储装置的外部识别，然后将结果通知半导体存储装置。这种情况下，半导体存储装置根据该结果执行刷新操作。
实施例1
图2表示发明实施例1的不需要外部刷新控制的半导体存储装置(DRAM)的整体结构。该半导体存储装置中，存储单元阵列26由配置成行列状的多个DRAM单元构成。作为外部引脚1～16，具有与SRAM同样的控制引脚。DRAM中设有：接收作为控制信号的芯片使能信号/CE、读出使能信号/OE、写入使能信号/WE、控制信号/LB、/UB的端子组10；输入输出低位数据信号DQ0-DQ7的端子组11；输入输出高位数据信号DQ8-DQ15的端子组12；输入列地址信号A0-Am(m为1以上的自然数)的端子组15；输入地址信号Am+1-An(n为1以上的自然数)的端子组16；提供电源电压Vcc的电源端子13；提供接地电压GND的接地端子14。地址与通常的DRAM不一样，不是时分方式。刷新操作在执行完读出或写入操作之后执行。而且，还具有不需要外部控制就可以控制刷新操作的刷新控制电路40，根据刷新控制电路40输出的刷新激活信号/REFE执行刷新操作。因此外部的刷新控制变得不必要。
在DRAM中，控制电路20响应从端子组输入的控制信号，对各模块输出控制时钟信号，该控制时钟信号适合于称为写入操作模式和读出操作模式的DRAM规定的操作模式。对控制信号进行说明，芯片使能信号/CE是使DRAM成为操作状态的信号。读出使能信号/OE是设定DRAM为读出操作模式的同时，使输出缓冲器激活的信号。写入使能信号/WE是设定DRAM为写入操作模式的信号。控制信号/LB选择从低位侧数据端子组11进行数据的输入输出。控制信号/UB选择从高位侧数据端子组12进行数据的输入输出。另外，控制电路20的构成除了刷新控制外，其余与传统的DRAM一样。
列地址缓冲器21根据控制电路20的输出，接收地址信号A0-Am，并传送到内部。行地址缓冲器22根据控制电路20的输出，接收地址信号Am+1-An，并传送到内部。列解码器23根据控制电路20的输出，接收列地址缓冲器21输出的内部地址信号，指定列地址。行解码器24根据控制电路20的输出，接收行地址缓冲器22输出的内部地址信号，指定行地址。存储单元阵列26由配置成行列状的多个存储单元构成。读出放大输入输出控制电路25执行对存储单元阵列26的写入操作，另外，放大存储单元阵列26的输出，执行读出操作。
而且，低位输入缓冲器27，根据控制电路20的输出，接收端子组11送来的数据信号DQ0-DQ7，并传送到读出放大输入输出控制电路25。低位输出缓冲器28根据控制电路20的输出，接收读出放大输入输出控制电路25送来的信号，并将数据信号输出到端子组11。高位输入缓冲器29根据控制电路20的输出，接收端子组12送来的数据DQ8-DQ15，并传送到读出放大输入输出控制电路25。高位输出缓冲器30根据控制电路20的输出，接收读出放大输入输出控制电路25送来的信号，并将数据信号输出到端子组12。
刷新控制电路40在没有外部的刷新控制的情况下控制刷新操作。若刷新控制电路40将周期性激活的信号即刷新激活信号/REFE输出到控制电路20，则控制电路20接收刷新激活信号/REFE，向各模块输出操作指示信号以执行刷新操作。以下，详细说明刷新控制电路40。
图3表示刷新控制电路40的结构。在刷新控制电路中，刷新标志产生电路100产生用以表示芯片内部是否请求刷新操作的信号(刷新标志Refflag)。(刷新标志Refflag为“H”时表示有刷新请求。)刷新期间产生电路200产生用以表示刷新操作可能的期间(窗口)的刷新期间信号Refwin。产生刷新激活信号/REFE的电路300产生刷新激活信号(/REFE)，用以控制通过刷新标志Refflag和刷新期间信号Refwin这两个信号进行的刷新激活。突发刷新控制电路400是识别长周期，汇总多次的刷新操作，控制连续执行的突发刷新的控制电路，产生突发刷新激活信号B_RefE。
刷新标志产生电路100包括：正常刷新触发脉冲产生电路102，它的基本结构为以正常时规定的周期输出刷新周期(信号名：Refcyc1)的振铃振荡器；以及突发刷新触发脉冲产生电路104，产生执行规定时期内多次连续的刷新操作时的刷新周期(信号名：Refcyc2)。刷新周期Refcyc1对应于正常DRAM中的刷新周期(内部刷新周期时间)。突发刷新触发脉冲产生电路104具有如图4示的结构，是以比正常刷新定时器的周期短的周期进行循环的振铃振荡器。另外，在突发刷新(B_RefSET＝“H”)以外的模式时，附加有用以使该振铃振荡器不振荡的控制功能，以减少功耗。开关106选择从刷新触发电路102、104两个中输出的其中一个周期。选择哪一个周期由突发刷新控制电路400所产生的突发刷新激活信号/B_RefE来控制。若/B_RefE被激活，则选择第二刷新触发电路104的周期。根据开关106选择的刷新周期信号Refcyc，经由触发器108和反相器110产生刷新标志Refflag。另外，如果刷新操作完成，则使刷新标志Refflag去激活。因此，刷新激活信号/REFE终止输出，在延迟规定的时间后终止产生刷新标志。即，将刷新激活信号/REFE本身和/REFE信号通过反相器112和延迟电路114后的信号输入到NAND门116，用该输出使触发器108复位。
刷新操作的起点是指由刷新周期信号Refcyc置位的刷新标志Refflag和表示可刷新操作期间的刷新期间信号Refwin同时激活的时刻。产生刷新激活信号/REFE的电路300将由刷新标志产生电路100的Refcyc置位的刷新标志Refflag和刷新期间产生电路300产生的Refwin都输入到NAND门302，输出的信号直接通过反相器304，并且经过延迟电路306输入到NAND门308，输出刷新开始信号/REFS。该信号经过触发器310，作为刷新激活信号/REFE输出。根据刷新激活信号/REFE的输出，执行刷新操作。刷新激活信号/REFE通过反相器312反相，由延迟电路314延迟刷新操作期间后，输入触发器310，在规定的时间后复位。
另外，图5表示控制电路20中产生内部写入使能信号int/RE(或者是内部写入使能信号int/WE、内部输出使能信号int/OE)的电路。外部的芯片信号CD#和写入使能信号RE#(或者是写入使能信号WE#或内部输出使能信号/OE#)都是“L”电平时，通过反相器反相的信号输入到NAND门，产生int/RE(或者是int/WE、int/OE)。控制电路20将int/RE、int/WE、int/OE信号发送到刷新控制电路40。
图6表示的是突发刷新控制电路400的结构。突发刷新控制电路400由自动测定长周期并置位突发刷新的电路和测定突发刷新完成的突发刷新终止电路两大部分构成。前者的长周期的测定用图7的时序图说明，以如下所述的原理实现。就象前面所说的那样，刷新操作的起点是由刷新周期Refcyc置位的刷新标志Refflag和表示刷新操作可能的期间的刷新期间信号Refwin同时激活的时刻，刷新操作若结束则令Refflag变成去激活。长周期是指例如写入状态等持续的周期比正常刷新周期长的情况，因而若正常刷新周期Refcyc1两次以上计数后，可识别为长周期。Refflag在激活时(Refflag＝“H”)，由AND门402输出Refcyc1的反相信号，由计数器404进行计数。如果计数器404的计数结果在2次以上，就识别为长周期，所以在该阶段置位触发器406，输出突发刷新置位信号/B_RefSET。然后，当表示内部信号int/RE或int/WE未输出的信号从NOR门408输出时，(长周期内不是读出或写入状态时)，通过OR门410输出突发刷新激活信号B_RefE。从而，刷新期间信号Refwin被激活，进行突发刷新。另一方面，若执行那些跳过的正常刷新操作，则突发刷新终止电路420测定出突发刷新已结束，将复位信号输出到触发器406。
如图8所示，测定到突发刷新已完成的突发刷新终止电路420包括：计数器422，在Refflag激活时(Refflag＝“H”)对正常刷新周期(Refcyc1)的次数进行计数；和计数器424，在突发刷新开始时根据更快的刷新周期(Refcyc2)对刷新操作的次数进行计数。在这两个计数器的计数一致时，EXOR门426启动单脉冲电路428，产生终止突发刷新的终止信号/B_RefSTOP。从而，可以在长周期内(/OE或/WE去激活时)或长周期结束时，汇总跳过的正常刷新的次数(计数器的计数值)，执行刷新操作。
图9表示刷新期间发生电路200的结构。int/CE＝“H”时，通过OR门202使刷新期间信号Refwin总为激活。另外，int/CE＝“L”时，突发刷新期间(/B_RefE＝“L”)通过OR门202使刷新期间信号Refwin激活。另外，int/RE和int/WE都是去激活时(AND门204的输出＝“H”)，通过AND门206，并通过延迟电路208规定的延迟时间后，经由OR门202激活刷新期间信号Refwin。这样，刷新期间信号Refwin在长周期内或长周期结束时被激活。因此，突发刷新被激活。
现在说明由上述的电路构成的半导体存储装置的操作。首先，用图10说明以正常周期(比正常刷新周期更短的周期)执行刷新操作情况下的刷新控制电路40的操作。在规定的周期从正常刷新触发脉冲产生电路102输出刷新周期信号Refcycl，根据该信号，由刷新标志产生电路100使刷新请求信号Refflag激活。另外，在来自外部信号的读出或写入操作结束后，刷新期间产生电路200使刷新期间信号Refwin变成激活，该信号表示确认刷新标志是否激活的期间。根据该Refwin信号和Refflag信号同时激活的时刻，刷新控制电路300产生刷新开始信号/RefS，根据该信号，产生刷新激活信号/REFE。在此，由于没有被识别为长周期，因而突发刷新激活信号B_RefE不激活，也不产生Refcyc2，执行与传统一样的操作。
接着，用图11对以长周期(比正常刷新周期长的周期)执行读出或写入周期的情况(用/CE＝“H”、/OE或/WE控制行系统的情况)进行说明。在/OE或/WE长时间固定为“L”的情况下，由于刷新期间信号Refwin为去激活，所以在突发刷新控制电路400中，Refflag激活的状态下，若测定出Refcyc循环两次以上、被识别为长周期时，则突发刷新置位信号/B_RefSET被激活。但是，在该阶段不执行突发刷新，在/OE或/WE变成“H”的阶段，突发刷新激活信号/B_RefE激活，开始执行突发刷新。另外，对Refflag为“H”时的Refcyc1的次数进行计数，在/OE或/WE变成“H”(变成不执行读出或写入)的阶段终止计数。若突发刷新激活信号/B_RefE激活，则刷新的周期从Refcycl变化到Refcyc2，此时，刷新期间信号Refwin也被激活，与该Refcyc2(比正常Refcycl短很多的周期)同步，在短时间里，汇总在/OE或/WE为“H”的期间跳过的刷新操作次数，执行刷新操作。由于在/OE或/WE为“H”的期间内执行，之后若/OE或/WE变成“L”，则成为正常的读出或者写入操作，不会延迟存取，能够移到下一个周期。从而，解决了在超过内部刷新周期时间Refcycl的长周期中不能执行操作的问题。
实施例2
实施例1中，在用外部的/OE或/WE的触发脉冲控制存储单元阵列26的行系统的半导体存储装置中，在长周期内的/OE或/WE为“H”的期间或长周期结束后，执行突发刷新。该操作与半导体装置内的行系统为去激活时执行的突发刷新操作是等效的，也可以用表示半导体存储装置内部去激活时的信号代替/OE或/WE触发脉冲。在实施例2中，在具有根据地址的变化来控制存储单元阵列26的行系统的地址触发方式的结构的半导体存储装置中，实现长周期的突发刷新。
在由地址触发控制行系统的情况下，测定出地址ADD的变化，在产生的/ATD信号的下降沿产生行系统的复位信号，将前个周期的行系统复位，在/ATD信号的上升沿产生行系统的置位信号，对此时的地址激活行系统。由两者的关系产生的信号是内部RAS信号int/RAS，在int/RAS为“L”的期间使行系统激活，在“H”的期间使其去激活。另外，图12表示在控制电路20中产生内部RAS信号int/RAS。在地址信号变化时产生的/ATD信号的上升沿，产生int/RAS信号。刷新控制电路40的结构除了突发刷新期间产生电路200以外，基本上与实施例1中的刷新控制电路(图3)一样。刷新期间产生电路200与图9的电路不同，用输入int/RAS信号来取代NAND门204的输出。根据int/RAS信号的上升沿，在规定时间使刷新标志Refflag激活。
在该地址触发方式的刷新期间信号Refwin的激活方法中，/CE＝“H”时，刷新期间信号Refwin保持为激活，若与刷新周期Refcyc同步激活刷新标志Refflag，则以此为基础可容易地激活刷新激活信号/REFE，执行刷新动作。另外，如图13的时序图所示，/CE＝“L”时，在int/RAS上升的短时间内，使刷新期间信号Refwin激活，此时，若Rrfflag激活，则执行刷新操作。
即使是地址触发方式的情况下，/CE＝“L”时，由于在地址长时间不变化的情况下也能够进行刷新操作，因而与实施例1一样，通过突发刷新控制电路400，自动测定出在/CE＝“L”的期间地址的变化期间不大于内部刷新周期，在/OE或/WE为“H”的期间执行突发刷新。但是，用地址触发脉冲控制行系统的情况下，/OE或/WE信号与行系统的控制无关。从而，如果等到从地址变化开始到行系统变为去激活(int/RAS＝“H”)为止后执行突发刷新，在地址变化前/OE或/WE已上升的情况下，延迟了地址发生变化的存取。
为了解决该问题，如图14所示的时序图，由于长周期，如果有必要识别突发刷新(如果突发激活信号/B_refE被激活)，则即使在长周期内，刷新控制电路40也与地址的变化无关，在/OE或/WE的信号的上升沿，复位该地址的行系统操作，之后，开始执行突发刷新(突发刷新激活信号/B_Ref＝“L”)。从而，在地址变化前/OE或/WE存在上升沿的情况下，可实现地址变化后的高速化。而且，与地址变化无关，使行系统操作去激活，所以突发刷新结束之后若地址没有变化，则行系统不进行操作。因此，由于地址不变化，持续正常的/OE或/WE，行系统为去激活，所以不能存取存储单元阵列26。因此，在突发刷新结束后，自动使行系统激活。使用该方法，可以实现下一个周期的高速存取。
实施例3
在具有地址触发方式结构的DRAM的实施例2中，外部的/OE或/WE变成“H”时如果是长周期，则执行突发刷新。这里，在/OE或/WE的“H”期间，必须以长周期期间跳过的刷新次数执行突发刷新，这需要一定的时间。在长周期一直持续的情况下，必须在每个长周期内执行突发刷新。但是，如果是突发的长周期，即使不执行突发刷新也不会造成数据破坏。
实施例3中，如图15所示的时序图，对于单个长周期，/OE或/WE为“H”的期间如果设为较短，突发刷新即使被识别为必要(即使突发刷新置位信号/B_RefSET被激活)，也不执行突发刷新。也就是说，识别为长周期后，在比规定时间更短的期间内，外部的/OE或/WE变为“H”(去激活)的情况下，不执行突发刷新。在图15中，虽然识别出长周期时突发刷新置位信号/B_RefSET被激活，但是随后，由于/OE或/WE为“H”的期间比规定的期间短，在/OE或/WE的下降沿，突发刷新置位信号/B_RefSET被去激活。这样，能够避免以下问题，即，如果开始执行即使1次突发刷新操作，由于到突发刷新结束为止都不能进行读/写操作，因而产生显著的存取延迟的问题。从而，可在不破坏数据的情况下实现长周期后的高速存取。
这里，刷新控制电路40的结构除了突发刷新控制电路400以外，基本上与实施例1中的刷新控制电路(图3)一样。与图6的电路不同，在突发刷新控制电路400中，在/OE或/WE为“H”的期间与规定的时间相比为较短的情况下，从触发器406输出的输出信号将信号/B_RefSET发送到OR门410。因此，设置了以时钟信号对/OE或/WE为“H”的期间进行计数的计数器，通过比较器，将计数器的计数值与上述规定期间对应的阈值进行比较。如果计数值比规定的期间短，则不将突发刷新激活信号/B_REFE输出到OR门410。
实施例4
如果/OE变为“H”，且是长周期，虽然执行突发刷新，但是，相反地需要限制/OE为“H”期间的外部定时。这样，在实施例4中，如图16所示的时序图，在/OE为“L”的状态，如果认为突发刷新有必要执行(如果突发刷新置位信号/B_RefSET被激活)，则与/OE无关，根据下一个周期的地址变化复位行系统(int/RAS上升)，以此为基础，使突发刷新激活信号/B_RefE为激活，开始执行突发刷新操作。在突发刷新操作中，那些被长周期跳过的次数的刷新操作完成后，int/RAS上升，使下一个周期的行系统激活。通过使进入突发刷新的定时与地址的变化同步，长周期后的/OE＝“H”的期间的限制就变成不必要，提高了外部定时的自由度。另外，该控制既适用于存储单元阵列26的行系统是由外部的/OE或/WE的触发脉冲控制的半导体存储装置，又适用于具有根据地址变化来控制的地址触发方式结构的半导体存储装置。
刷新控制电路40的结构除了突发控制电路400以外，基本上与实施例1中的刷新控制电路(图3)一样。与图6的电路不同，在突发控制电路400中，突发刷新置位信号/B_RefSET(触发器406的输出)被激活，而且，如果int/RAS上升，则将信号送到OR门410，并激活突发刷新激活信号/B_RefE激活。例如，将/B_RefSET和int/RAS信号输入到NOR门，再将该输出送到OR门410。
实施例5
在实施例4中，地址变化持续很长的一段期间都不变化，识别为长周期后，通过内部的行系统的去激活，执行突发刷新操作。但是，如果这样做，由于突发刷新在下一个周期执行，所以延迟了下一个周期的存取。为了解决该问题，在实施例5中，如果识别出长周期，不等待地址的变化，以此为基础，自动地使行系统去激活，将刷新期间信号Refwin激活。这种情况下，在正常地刷新周期的周期tref中不会有问题。因此，由于刷新期间信号Refwin被激活，与Refcyc同步执行正常的刷新操作(参考图17)。汇总跳过的正常刷新操作并执行刷新操作，该次数的刷新完成后，以此为基础，再次使行系统激活。根据该控制，由于在长周期时，不与/OE的上升沿同步地执行刷新操作，所以长周期后的/OE＝“H”期间的限制变得不必要，提高了外部定时的自由度。
图18表示的是实现图17所示的控制的刷新控制电路40的结构。在刷新控制电路40中，刷新标志产生电路200产生表示芯片内部是否请求刷新操作的信号(刷新标志Refflag)。(刷新标志Refflag为“H”时表示有刷新请求。)刷新期间产生电路200产生表示刷新操作可能的期间的刷新期间信号Refwin。产生刷新激活信号/REFE的电路300，根据刷新标志Refflag和刷新期间信号Refwin这两个信号产生控制刷新激活的信号(/REFE)。突发控制电路400对汇总多次刷新操作并执行的突发刷新进行控制。
刷新标志产生电路100包括正常刷新触发脉冲产生电路102，它的基本结构为以正常时规定的周期输出刷新周期(信号名：Refcyc1)的振铃振荡器。根据刷新周期信号Refcyc1，经由触发器108和反相器110产生刷新标志Refflag。另外，如果刷新操作完成，则使刷新标志Refflag去激活。因此，刷新激活信号/REFE终止输出，在延迟规定的时间后终止产生刷新标志。即，将刷新激活信号/REFE本身和/REFE信号通过反相器112和延迟电路114后的信号输入到NAND门116，用该输出使触发器108复位。
刷新期间发生电路200中，int/CE＝“H”时，通过OR门202使刷新期间信号Refwin总为激活。另外，int/CE＝“L”时，突发刷新期间(/B_RefE＝“L”)通过OR门202使刷新期间信号Refwin激活。另外，int/RAS是去激活时，通过AND门206，并通过延迟电路208规定的延迟时间后，经由OR门202激活刷新期间信号Refwin。从而，与较短的刷新周期Refcyc2同步执行突发刷新。
刷新操作的起点是指由Refcyc置位的刷新标志Refflag和刷新期间信号Refwin同时激活的时刻。产生刷新激活信号/REFE的电路300将由刷新标志产生电路100的Refcyc置位的刷新标志Refflag和刷新期间产生电路200产生的Refwin都输入到NAND门302，输出的信号直接通过反相器304，或经过延迟电路306输入到NAND门308，输出刷新开始信号/REFS。该信号经过触发器310，作为刷新激活信号/REFE输出。根据刷新激活信号/REFE的输出，执行刷新操作。刷新激活信号/REFE通过反相器312反相，由延迟电路314延迟刷新操作期间后，输入触发器310，在规定的时间后复位。
突发刷新控制电路400中，由于长周期自动测定，在Refflag激活时(Refflag＝“H”)，由AND门402输出Refcyc1的反相信号，由计数器404进行计数。如果计数器404的计数结果在2次以上，就识别为长周期，置位触发器406，输出长周期信号/LONGCYCLE。从而，刷新期间信号Refwin被激活，进行突发刷新。另一方面，用/ATD复位触发器406。
发明的效果
本发明的半导体存储装置中，刷新执行电路在由第一刷新周期产生电路产生了第一刷新周期后而变得可以刷新时，执行刷新操作；并且，在比由第一刷新周期产生电路产生的第一刷新周期时间长的期间，刷新操作都没有执行的情况下，在此长期间(长周期)内或者此长期间结束时进行汇总，基于第二刷新周期产生电路产生的第二刷新周期，连续执行刷新操作。因此，在不是长周期的情况下(需要高速存取的情况)使用高速周期，在长周期中必要的期间自动执行刷新操作，另外，即使是比第一刷新周期还长的长周期，也可以不破坏数据，进行稳定的操作。
上述半导体存储装置中，上述的刷新执行电路最好还设有能测定到比第一刷新周期的时间长的期间内未进行刷新操作之状态的测定电路。从而，可识别长期间。上述测定电路最好设有在有刷新操作请求的状态下，对第一刷新周期进行计数的计数器；计数器在计得规定次数以上的第一刷新周期时，则判断为上述的长期间。用简单的结构可以识别长期间。
半导体存储装置在接收外部的输出使能信号或者是写入使能信号后，存储单元阵列内部的行系统开始工作。其中，当外部的输出使能信号或者是写入使能信号长期保持激活状态，在比由第一刷新周期产生电路产生的第一刷新周期时间长的期间，刷新操作都没有执行的情况下，外部的输出使能信号或者是写入使能信号变成了去激活状态，在内部行系统操作转为去激活状态的期间，刷新执行电路将汇总那些跳过的基于第一刷新周期的刷新操作，并基于第二刷新周期执行突发刷新。从而，接收外部的输出使能信号或者写入使能信号，在开始存储单元阵列内部的行系统操作的半导体存储装置中，可以执行突发刷新操作。
上述的第二刷新周期产生电路，在比第一刷新周期产生电路产生的第一刷新周期长的期间内未进行刷新操作的场合，在刷新操作被执行时产生刷新周期。从而，第二刷新产生电路只在必要的情况下操作。
地址触发脉冲型的半导体存储装置中，例如，当地址不变的状态持续，且在比第一刷新周期周期长的期间内未进行刷新操作的场合，在外部的输出使能信号或写入使能信号成为去激活状态、内部的行系统操作成为去激活期间，刷新执行电路对跳过的基于第一刷新周期的刷新操作进行汇总，并基于第二刷新周期执行刷新操作。从而，接收外部的地址变化，开始内部的行系统操作。从而，在半导体存储装置中，可以执行突发刷新操作。
上述的半导体存储装置中，刷新执行电路最好在地址不变的状态持续时，在比第一刷新周期产生电路产生的第一刷新周期长的期间内未进行刷新操作的场合，外部的输出使能信号或写入使能信号一旦成为去激活状态，就使内部行系统操作停止。从而，能够尽早执行突发刷新。
上述的半导体存储装置中，刷新执行电路最好在地址不变的状态持续时，在比第一刷新周期产生电路产生的第一刷新周期长的期间内未进行刷新操作的场合，如果外部的输出使能信号或写入使能信号成为去激活状态，对那些跳过的基于第一刷新周期的刷新操作加以汇总，并基于第二刷新周期执行刷新操作，在完成了那些刷新次数后，以此为基础将行系统操作再激活。从而，可实现下一个周期的高速存取。
地址触发脉冲型的半导体存储装置中，例如，刷新执行电路，当地址长期不变的状态持续的场合，识别了此状态后，以下一个地址变化为基础，对那些跳过的基于第一刷新周期的刷新操作加以汇总，并基于第二刷新周期执行刷新操作。从而，没有长期间后的/OE＝“H”的期间的限制，提高了外部定时的自由度。
上述的半导体存储装置中，最好上述刷新执行电路，在外部的输出使能信号或写入使能信号去激活后将基于第二刷新周期汇总后执行的上述刷新操作激活，并且在外部的输出使能信号或写入使能信号去激活后早于规定时间被激活的场合，不执行所述刷新操作。从而，在突发的长周期中不执行突发刷新，所以，可以避免产生大的存取延迟的问题。
地址触发脉冲型的半导体存储装置中，例如，刷新执行电路，当地址不变的状态持续时，在比第一刷新周期产生电路产生的第一刷新周期长的期间内未进行刷新操作的场合，使行系统操作被去激活；对那些跳过的基于第一刷新周期的刷新操作加以汇总，并基于第二刷新周期执行刷新操作，在完成了那些刷新次数后，再激活行系统操作。从而，没有长期间后的/OE＝“H”的期间的限制，提高了外部定时的自由度。