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高性能快闪存储器数据传送
技术领域
本发明属于快闪存储器装置的领域，且更具体地说，针对于电子系统中的快闪存储器装置与存储器控制器之间的数据通信。
背景技术
如此项技术中众所周知的，“快闪”存储器是可以相对较小区块进行擦除和重写的电可擦除半导体存储器装置，而不是如先前电可擦除可编程只读存储器(EEPROM)装置中那样以芯片范围或大区块为基础。如此，快闪存储器对于其中所存储数据的非易失性(即，移除电力之后的数据保持)是必需的但其中重写频率相对较低的应用已变得尤其普遍。快闪存储器的普遍应用的实例包含便携式音频播放器、蜂窝式电话手持机中的电话号码和电话活动的“SIM”卡存储装置、用于计算机和工作站的“拇指按键”可移除存储装置、用于数码相机的存储装置等。
半导体非易失性存储器技术的一项新近重要进步是将快闪存储器单元布置成“NAND”存储器而不是“NOR”存储器。如此项技术中已知的，NOR快闪存储器是指存储器单元列并联处于位线与源极线之间的常规布置。NOR列中的特定单元的存取是通过以下方式进行的：将其字线(控制栅极)驱动为有效，同时保持所述列中的其它单元断开，使得位线与源极线之间的电流由所存取单元的状态确定。另一方面，NAND存储器列中的存储器单元串联连接在位线与源极线之间。NAND列中的特定单元的存取因此需要用有效字线电平接通所述列中的所有单元，并将中间字线电平施加到待存取的单元，使得位线与源极线之间的电流再次由所存取单元的状态确定。如此项技术中众所周知的，与NOR快闪存储器的每位所需的芯片面积相比，NAND快闪存储器的每位所需的芯片面积大大减少，这主要是因为NAND存储器列相对于NOR存储器需要较少的导体(且因此需要较少的触点)；另外，在NAND布置中，存取晶体管可在大量单元之间共享。另外，常规NAND快闪存储器便利地例如通过沿着各列循序存取单元而被连续存取，而不是如NOR存储器的情况中那样作为随机存取存储器。因此，NAND存储器尤其非常适合用于音乐和视频存储应用。
快闪存储器领域中的另一项新近重要进步在此项技术中称为多电平编程单元(MLC)。根据此方法，简单地通过较精细地控制单元的编程而使两个以上数据状态可能用于每一存储器单元。在常规的二进制数据存储中，每一存储器单元被编程到“0”或“1”状态中。此类二进制单元的读取通过以下方式实现：将单个控制电压施加到所寻址存储器单元的控制栅极，使得晶体管在编程到“1”状态的情况下传导，但在“0”状态中保持断开；因此，对穿过所寻址存储器单元的传导的感测返回所述单元的经编程状态。相反，根据MLC方法的典型实例，针对每一存储器单元界定四个可能状态，其通常对应于二进制值00、01、10、11。实际上，两个中间状态对应于在完全擦除与完全编程状态之间的单元的部分编程的两个电平。已知每单元具有多达八个可能状态或三个二进制位的MLC快闪存储器的一些实施方案。在每一存储器单元上存储两个或三个数据位的能力直接使快闪存储器芯片的数据容量加倍或变为三倍。MLC快闪存储器单元和包含此类MLC单元的存储器的实例在第5,172,338号美国专利和第6,747,892B2号美国专利中描述，所述美国专利均与此共同转让并以引用的方式并入本文中。
MLC技术与NAND快闪存储器结构的效用的组合已导致半导体非易失性存储装置的每位成本显著减少，以及系统可靠性改进，且针对给定形状因数来说数据容量和系统功能性较高。然而，尽管存在这些重要的改进，但去往和来自常规快闪存储器装置的数据传送速率尚未能跟上。尤其是随着数据容量增加，快闪存储器的某些现代应用对于数据传送速率尤为敏感。举例来说，高性能、专业水平的数字照相机的分辨率现可超过10兆像素，对此，MLC NAND快闪存储器技术的进步是受欢迎的。然而，连续图像俘获之间的“快门滞后”取决于从传感器到快闪存储器中的图像数据的数据传送速率。图像之间的此延迟时间(对于相机用户来说，其被认为是独立的参数，不取决于图像分辨率)正成为这些相机中的关键性因素。尤其是随着图像分辨率继续增加，已观察到常规数据传送时间不足以实现图像之间的所需延迟时间。进入和离开常规快闪存储器的数据传送时间也不能与现代磁盘驱动器的数据传送时间竞争，这当然是快闪存储器的另一所需的新应用。因此，为了使快闪存储器满足现代高性能数字照相机的需要，或为了充当现代高性能电子系统中的固态大容量存储装置，将有必要实现去往和来自快闪存储器装置的高得多的数据传送速率。
快闪存储器的常规数据传送方法的实例在数据表“2千兆位(256M×8位)CMOSNAND E²PROM”(零件编号TH58NVG1S3AFT05)(日本东芝公司，2003年)中描述。此常规方法涉及八位数据总线，其中在读取启用时钟的每个循环输出的每一数据上呈现一个位，与所述读取启用时钟的下降沿同步。同样如所述数据表中所描述，此常规方法涉及3.3伏逻辑标准，使得最小高逻辑电平输出电压(V_OH)为2.4伏，且最大低逻辑电平输出电压(V_OL)为0.4伏。此装置提供20MHz的最大数据速率。相信，此数据速率对于个人计算机系统中的大容量存储装置并不是适当的数据速率，且如此，这些常规快闪存储器将不适合用于磁盘驱动器替换。
作为背景技术，一些常规动态随机存取存储器(RAM)实施所谓的“双数据速率”或“DDR”数据传送技术。如此项技术中已知的，DDR数据传送涉及与相应数据选通或时钟的上升和下降沿两者同步地传送一个或一个以上数据位(取决于总线线路的数目)。因此，DDR数据传送以常规同步数据传送的数据速率的两倍来传递数据，常规同步数据传送仅与时钟沿(上升或下降沿)中的一者同步。另外，常规DDR动态RAM利用源同步数据选通，其中RAM装置本身针对从存储器的读取产生数据选通(而外部电路针对向存储器的写入产生数据选通)。然而，输入/输出切换速率的此加倍增加了数据传送的功率消耗，接近于单数据速率通信的功率消耗的两倍。
然而，现代电子系统中的功率消耗是一个实质性问题，且在系统中的集成电路装置之间传送数据时总线和导体的驱动对于整体系统功率消耗是一个重要影响因素。如此项技术中基本的，用于驱动外部导体的输出驱动器电路的功率消耗与待驱动的数字信号的切换速率直接相关。因此，增加数据传送速率以接近于现代磁盘驱动器的数据传送速率(如上文所提及)将要求在保持所有其它参数相等的情况下相应增加此数据传送所消耗的功率。此增加的功率消耗需要较大的驱动器和接收器装置，系统应用中改进的热耗散等，所有这些均增加了整体系统的成本。即使作出了这些变化，来自高速数据传送的增加的功率消耗对于例如数码相机、膝上型计算机和工作站、无线电话手持机、个人数字音频播放器和类似电池供电装置等便携式电子系统也是不合乎需要的。
作为另一背景技术，此项技术中已知称为超高速DMA模式的通信协议，其用于去往和来自快闪存储器卡(例如，紧凑式快闪或CF+快闪存储器卡)的通信。图1说明根据众所周知的标准“CF+和紧凑式快闪规范修订版3.0”(紧凑式快闪协会，2004年)构造和操作的此常规快闪存储器卡。如图1所示，快闪存储器卡2在此实例中根据此标准而构造为紧凑式快闪存储卡，其含有一个或一个以上快闪存储器模块2和单个芯片存储器控制器4。快闪存储器模块4经由总线数据_I/O将数据传递到存储器控制器6和从存储器控制器6传递数据，并经由控制总线ctrl从存储器控制器6接收控制信号和向存储器控制器6发布控制信号。在此实例中，上文引用的东芝公司数据表中描述的数据传送方法对应于快闪存储器模块4与存储器控制器6之间经由数据_I/O和ctrl总线的这些通信。存储器控制器6经由主机接口HOST_IF与主机装置(例如，数码相机、数字音频播放器、个人计算机等)通信。上文引用的CF+和紧凑式快闪规范描述了经由主机接口HOST_IF的通信，包含根据超高速DMA模式(“UDMA”)的通信。如所述规范中所描述，UDMA通信在特殊操作模式中实行，所述特殊操作模式通过由需要此类通信的代理(主机或存储器卡2)驱动控制线上的信号(UDMARQ)来启始。同样如所述规范中所描述，UDMA数据传送是源同步的，因为正将数据放置到总线HOST_IF上的代理(存储器卡2或主机系统)还正在发布数据选通信号。另外，同样如所述规范中所描述，在UDMA操作模式下，选通信号的上升和下降沿两者均用于数据传送。
然而，结合本发明已观察到，即使针对图1的快闪卡中的主机接口利用UDMA模式，存储器模块4与存储器控制器6之间的数据传送速率也将限制存储器卡2的整体性能。然而，根据常规技术加速所述接口处的数据传送还将大大增加存储器卡2内的功率消耗。另外，在此项技术中已知，对存储器集成电路的输入/输出接口的修改将大大限制此类集成电路的可用性，从而从库存控制和设计额外开销的观点来看增加了成本。
发明内容
因此，本发明的目的是提供一种具有高性能数据传送模式的快闪存储器模块进行去往和来自存储器控制器的数据传送的方法。
本发明的另一目的是提供此种方法，其中根据高性能模式的数据传送以实质上不大于常规数据传送的速率消耗功率。
本发明的另一目的是提供此种方法，其中还可实行“传统”数据通信以提供与常规数据传送标准的向后兼容性。
本发明的另一目的是提供此种方法，其中使高性能数据传送模式中的数据歪斜减到最小。
所属领域的技术人员在参考以下说明书连同其附图后将明白本发明的其它目的和优点。
本发明的第一方面可实施到具有多模式数据接口的快闪存储器装置中。在传统模式中，数据接口与外部产生的数据选通同步地呈现或接收数据，其中在选通的每一循环中传递每导体一个位。在高级模式中，数据接口是源同步的，其中数据位或字与两个极性(上升和下降)的选通沿同步。针对高级模式提供减小的电压摆幅，以减少功率消耗。在针对数据传送调用高级模式后，传统操作模式继续用于命令和控制通信；针对高级操作模式提供数据超时和其它自动化控制功能。
本发明的第二方面可实施到具有多模式数据接口的快闪存储器装置中。在传统模式中，数据接口与外部产生的数据选通同步地呈现或接收数据，其中在选通的每一循环中传递每导体一个位。在高级模式中，数据接口是源同步的，其中数据位或字与具有传统模式选通的频率的两倍的选通信号的上升或下降沿同步。针对高级模式提供减小的电压摆幅，以减少功率消耗。在针对数据传送调用高级模式后，传统操作模式继续用于命令和控制通信；针对高级操作模式提供数据超时和其它自动化控制功能。
本发明的第三方面可实施到具有多模式数据接口的快闪存储器装置中。在传统模式中，数据接口与外部产生的数据选通同步地呈现或接收数据，其中在选通的每一循环中传递每导体一个位。在传统模式的写入操作中，由控制器向存储器发布的写入启用选通信号计时由控制器呈现给快闪存储器的每一数据字；在此传统模式的读取操作中，由控制器向存储器发布的读取启用选通信号计时由快闪存储器呈现给控制器的每一数据字。在高级模式中，数据接口是源同步的，其中数据位或字与读取和写入启用选通两者的选通沿同步。在高级模式的读取操作中，快闪存储器装置以彼此不同的相位发布读取和写入选通以计时交替的输出数据字。在此高级模式的写入操作中，控制器以彼此不同的相位发布读取和写入选通以将交替的输入数据字计时输入到存储器中。针对高级模式提供减小的电压摆幅，以减少功率消耗。在针对数据传送调用高级模式后，传统操作模式继续用于命令和控制通信；针对高级操作模式提供数据超时和其它自动化控制功能。
附图说明
图1是常规存储器卡的电气方框图。
图2是根据本发明优选实施例构造的存储器模块的呈方框形式的电气图。
图3是根据本发明优选实施例的实施到与单芯片存储器控制器组合的系统或子系统中的图2的存储器模块的呈方框形式的电气图。
图4a到4d是说明根据本发明优选实施例的图2和3的快闪存储器模块处于正常操作模式中并在传递命令时的操作的时序图。
图5a和5b是分别说明根据本发明优选实施例的高级模式读取数据传送和写入数据传送的操作的流程图。
图6a到6e是说明根据本发明第一优选实施例的图5a和5b的操作中涉及的信号的时序图。
图7是说明根据本发明第二优选实施例的高级模式数据传送的操作的流程图。
图8a到8e是说明根据本发明第二优选实施例的图5a和5b的操作中涉及的信号的时序图。
图9a到9e是说明根据本发明第三优选实施例的图5a和5b的操作中涉及的信号的时序图。
具体实施方式
将结合本发明的优选实施例描述本发明，即描述为实施到快闪存储器模块以及包含此快闪存储器模块的子系统及其操作方法中。更具体地说，此示范性快闪存储器模块描述为具有NAND类型的多电平单元(MLC)快闪存储器，因为预期本发明将尤其可与此类快闪存储器结合使用，以便使得固态非易失性存储器能够用于在计算机系统中进行大容量数据存储。然而，预期本发明将在涉及各种类型的非易失性固态存储器的其它应用中有用且有益。因此，应了解，以下描述仅以实例方式提供，且不希望限制如所主张的本发明的真实范围。
图2说明根据本发明优选实施例构造的快闪存储器装置(或模块)10的示范性构造。预期快闪存储器装置10将通常构造为单个集成电路，且如此可与许多存储器控制器或存储器控制器逻辑中的任一者介接，如下文将进一步详细描述。还预期，图2中说明的快闪存储器装置10的结构仅是出于理解本发明的目的而呈现的实例，且所属领域的技术人员参考本说明书后可容易结合具有与图2所示的结构不同的结构的快闪存储器装置而实现本发明。
快闪存储器装置10的存储能力驻存在快闪存储器阵列12中。阵列12包含布置成行和列的电可编程和可擦除存储器单元，如此项技术中已知的。虽然图2中展示单个阵列12，但当然预期阵列12可实现为多个子阵列，每一子阵列具有外围电路的单独实例，例如下文相对于图2的实例进一步详细描述的地址、数据或控制电路的部分或全部。预期所属领域的技术人员参考本说明书后将容易能够结合此类多个子阵列结构而实现本发明。在此实例中，阵列12的存储器单元是浮动栅极金属氧化物半导体(MOS)晶体管，其经构造以使得对应于一个存储器单元的每一此类晶体管可经电编程且还可经电擦除。根据本发明的优选实施例，阵列12的存储器单元是多电平单元(MLC)，因为其可被编程到两个以上数据状态(即，编程到两个以上阈值电压中的任一者)，使得每一此类单元存储多位数字值。同样根据本发明的此优选实施例，如从以下描述中将显而易见，这些存储器单元优选以众所周知的NAND型式布置，使得所述单元通常不会被随机存取而是连续存取(如可用于大容量存储应用)。当然，本发明也可结合二进制存储器单元(即，仅存储单个数字位)且结合存储器单元的NOR布置使用。
根据本发明的此优选实施例，提供常见的输入/输出终端I/O1到I/On，且其连接到输入/输出控制电路20。如NAND型快闪存储器的技术中已知的，快闪存储器装置10的操作大部分通过命令的接收和执行来控制，所述命令作为数字字经由输入/输出终端I/O1到I/On而传递，且由控制逻辑18执行，如此，输入/输出控制电路20经由其与输入/输出终端I/O1到I/On通信的驱动器和接收器电路而接收控制命令、地址值和输入数据，并呈现状态信息和输出数据。预期输入/输出终端I/O1到I/On的数目n将通常为8或16，但当然可提供任何数目的此类终端。另外，输入/输出控制电路20接收电源电压V_cc-R且用基于所述电压的逻辑电平驱动输入/输出终端I/O1到I/On。根据如下文将详细描述的本发明的此优选实施例，此电源电压V_cc-R处于比常规快闪存储器装置中使用的电压低的电压，使得由输入/输出终端I/O1到I/On处的数据传送引起的功率消耗减少，即使在较高切换速率下也是如此。控制逻辑18也接收此电源电压V_cc-R，其将基于所述电源电压V_cc-R尤其驱动来自读取启用终端RE_的处于较低电压的输出控制信号。
输入/输出控制电路20将命令信息转发到命令寄存器24，用于在控制逻辑18控制快闪存储器装置10的操作时由控制逻辑18解码和执行。状态信息由控制逻辑18以常规方式存储在状态寄存器23中。由输入/输出控制电路20在输入/输出终端I/O1到I/On处接收的地址值缓冲在地址寄存器22中；此类地址的行部分由行解码器11解码，且列部分由列解码器15解码(所述解码器的每一者通常包含地址缓冲器)，以按照常规方式实行对阵列12中的所需单元的选择。输入/输出控制电路20还经由总线DATA_BUS与数据寄存器₁₄进行双向通信，以依据待执行的数据传送的方向而将待写入的数据转发到数据寄存器14，并从数据寄存器14接收输出数据。控制逻辑18还从快闪存储器装置12外部接收各种直接控制信号，包含(例如)用于芯片启用CE_、命令锁存启用CLE、地址锁存启用ALE、写入启用WE_、读取启用RE_和写入保护线WP_的信号的线。如此项技术中已知的，命令锁存启用CLE和地址锁存启用ALE信号指示正在输入/输出终端I/O1到I/On上呈现命令还是地址，而写入启用WE_和读取启用RE_信号分别充当写入和读取操作中的数据选通。
根据本发明的此实施例，写入启用WE_信号是到达快闪存储器装置10的输入。因此，为了经由输入/输出终端I/O1到I/On将数据传送到快闪存储器装置10中，作为写入启用WE_信号传达的写入数据选通始终由快闪存储器装置10外部的装置提供(通常由传入数据本身的来源提供)。然而，同样根据本发明的优选实施例且如下文将进一步详细描述，读取启用RE_信号是双向的。在正常操作模式中，作为正从快闪存储器阵列12读取的数据的目的地的外部装置是读取数据选通的来源，所述读取数据选通接着作为读取启用RE_信号进行传达而作为到达快闪存储器装置10的输入。在根据本发明优选实施例的高级操作模式中，如下文将进一步详细描述，控制逻辑18发布读取数据选通作为读取启用RE_信号，其与从快闪存储器阵列12读取并经由数据寄存器14、I/O控制电路20和输入/输出终端I/O1到I/On传递的数据同步。
图3说明根据本发明的优选实施例将快闪存储器装置(或模块)10实施到快闪存储器卡25中的实施方案。如图3所示，快闪存储器卡25包含至少快闪存储器装置10本身以及控制器30。控制器30提供并管理到达例如高性能数码相机、个人计算机或便携式装置(例如数字音频播放器或蜂窝式电话手持机)等主机系统的外部接口HOST_IF；接口HOST_IF还可对应于构造成通用卡的快闪存储器卡25的一组外部终端，所述通用卡可插入到广泛范围的主机系统的任一者中，如此项技术中已知的。预期接口HOST_IF可根据如当前此项技术中已知的或如可结合将来快闪存储器接口标准或专有接口协议而开发的常规标准接口来操作。如上文所提及，预期本发明将尤其有益于提供高速数据传送，例如在高性能数字照相机的数据传送速率关键性应用中。进一步预期由本发明提供的高数据传送速率还可使得快闪存储器能够用作个人计算机中的固态大容量存储装置，从而替代磁盘驱动器。如此，预期接口HOST_IF将最佳具有高速数据传送能力，例如由上文在背景技术中提及的UDMA标准所预期的。
如图3所示，快闪存储器装置10以与图2所示的终端一致的方式耦合到控制器30。在此方面，输入/输出总线由对应于快闪存储器装置10的类似命名的终端的信号线I/O1到I/On形成。控制总线CTRL将控制器30耦合到快闪存储器装置10，且包含连接到图2所示的ALE、CLE、WP_和CE_终端的信号线。预期还可提供其它信号线和终端用于快闪存储器装置10与控制器30之间的通信，且如此将控制总线CTRL说明为双向总线，尽管图2中将ALE、CLE、WP_和CE_终端展示为到达快闪存储器装置10的输入。
图3为了此描述内容的清楚起见与控制总线CTRL分离地说明两个控制线RE_和WE_。根据本发明的此实施例，线WE_携载写入操作中的数据选通(从控制器30写入到快闪存储器装置10的数据)，且如此连接到快闪存储器装置的终端WE_(图2)。根据本发明的此优选实施例，线WE_上的数据选通在每一操作模式中由控制器30提供。线RE_携载读取操作的数据选通(从快闪存储器10读取并传递到控制器30的数据)，且如此连接到快闪存储器装置10的终端RE_(图2)。如上文所提及，根据本发明的此优选实施例，线RE_为双向的，其中读取数据选通的来源取决于快闪存储器装置10的当前操作模式。在正常操作模式中，控制器30提供读取数据选通，快闪存储器装置10响应于所述读取数据选通而维持其在信号线I/O1到I/On上呈现的有效数据。在根据本发明优选实施例的高级操作模式中，快闪存储器装置10针对从快闪存储器装置10到控制器30的数据传送在线RE_上提供读取数据选通。如下文将进一步详细描述的，由控制器30经由信号线I/O1到I/On传递的命令与信号线RE_上的读取数据选通来源同步，而不管快闪存储器装置10正借以将数据传送到控制器30的操作模式如何。
预期控制器30将大致根据如此项技术中已知的常规快闪存储器控制器结构而构造，在必要时经修改以实行本说明书中结合根据本发明优选实施例的快闪存储器装置10的高级操作模式中读取操作的启始、操作和终止而描述的操作。还预期所属领域的技术人员参考本说明书后将了解用于实施控制器30内的这些高级操作模式功能的逻辑硬件、程序指令或其组合。如此，进一步预期有技能的读者将容易能够在没有过度实验的情况下实施最佳适于特定实现形式的控制器30的此类修改。
并且，同样如图3所示，电源电压V_cc-R连接到快闪存储器装置10和控制器25的每一者并使其偏置。此电源电压V_cc-R处于比常规快闪存储器装置和控制器中使用的电压低的电压，使得由经由输入/输出线I/O1到I/On以及各种控制线的数据传送和转变引起的功率消耗减少，即使在较高切换速率下也是如此，如下文将描述的。如下文将结合特定实例进一步详细论述，此电源电压可以处于约1.80伏的标称电压(在约1.60伏到约2.00伏的范围内)，其实质上低于3.30伏的常规标准标称电源电压(在2.70伏与3.60伏之间的规范范围内)。
现参看图4a到4e，现将描述根据正常操作模式以及命令通信模式的与存储器卡25内的控制器30组合的快闪存储器装置10的操作。预期这些操作模式将大致对应于用于现代快闪存储器装置的常规快闪存储器接口协议，且如此这些操作模式将根据本发明的优选实施例充当用于快闪存储器装置10的“传统”输入/输出协议。
图4a说明将命令从控制器30传递到快闪存储器装置10。如此项技术中已知且如下文将进一步详细描述的，现代快闪存储器装置响应于由控制器发布且经由数据输入/输出线传递的特定命令而操作。如此，在此实例中，命令CMD的传递通过控制器30将命令锁存启用信号CLE驱动到高有效状态并将地址锁存启用信号ALE驱动到低无效状态从而表示命令而不是地址将在输入/输出线I/O1到I/On上传递来实现。芯片启用信号CE_取为有效低，从而以常规方式启用快闪存储器装置10；如此项技术中已知的，如果多个快闪存储器装置10提供在卡25内，那么在控制器30选择所述快闪存储器装置10中的所需一者以用于通信时，控制器30可使用各个芯片启用信号CE_。由控制器30呈现于输入/输出线I/O1到I/On上的数字字(对应于如图4a所示的命令CMD)通过控制器30在写入启用线WE_上发布有效低脉冲来选通；线WE_上的脉冲的上升沿促使I/O控制电路20接收和锁存命令CMD，最终到达命令寄存器24(图2)。控制器30可接着使命令锁存启用信号CLE返回到无效低状态，从而终止命令操作。当然，如此项技术中已知的，多个字命令或多个单字命令可以此方式循序传递，其中命令锁存启用线CLE在此类通信的持续时间期间保持高。
以图4a中说明的方式传递的一个命令是指示存储器地址将由控制器30传递到快闪存储器装置10的命令(例如，用于读取操作的命令00H；用于串行数据输入编程或写入操作的命令10H)。图4b说明根据本发明的优选实施例在正常和命令操作模式中由控制器30将此地址传递到快闪存储器装置的时序。如此，图4b中说明的操作在根据图4a的序列的命令00H的传递之后进行，从而指示即将在下一信号序列中传输存储器地址。
在此正常操作模式中，相对广泛范围的命令可由控制器30传递到快闪存储器装置10。下表列举本发明的此优选实施例中设定的示范性命令：
 

命令命令代码(十六进制)串行数据输入80自动编程10读取地址输入00串行数据输出期间的列地址变化05读取开始30读取列地址变化E0自动区块擦除60、D0(两个循环命令)ID读取90状态读取70复位FF
现参看图4b，将描述根据本发明的此优选实施例将存储器地址从控制器30传输到快闪存储器装置10。在此操作中，控制器30将命令锁存启用信号CLE驱动为无效低，且将地址锁存启用信号ALE驱动为高，从而向快闪存储器装置10指示将在输入/输出线I/O1到I/On上传递地址值(而不是命令值)。芯片启用信号CE_也被驱动为有效低，从而指示控制器30正选择快闪存储器装置10作为此地址信息的接收者。在此操作中，控制器30发布写入启用信号WE_的有效低脉冲，每一脉冲指示当时由控制器30在输入/输出线I/O1到I/On上呈现的地址值的一部分。在本发明的此实施例中，此地址信息与写入启用信号WE_的上升沿(即，有效低脉冲的末端)同步，使得快闪存储器10可使用此边沿将输入/输出线I/O1到I/On的当时状态锁存到地址寄存器22(图2)中作为所需存储器地址的一部分。如图4b的实例中显而易见，存储器地址延伸越过多个字(其宽度由输入/输出线I/O1到I/On的数目n界定)。在此情况下，存储器地址包含与写入启用信号WE_的连续有效低脉冲同步而呈现的四个地址字ADD0到ADD3。
在如图4b所示的地址值的传递之后，控制器30可执行到快闪存储器装置10的数据写入或从快闪存储器装置10的数据读取。图4c说明根据本发明的此优选实施例且在正常操作模式(即，“传统”模式)中经传递以实行写入操作的信号。根据图2的结构，此数据写入操作是到数据寄存器14的数据写入。如此，根据本发明的优选实施例，以图4a所示的方式实行向数据寄存器写入的命令(例如，命令值80H)，此后控制器30传递快闪存储器装置10内的目的地存储器地址，所述两者均在现将相对于图4c所描述的写入操作之前。为了实行数据写入操作，控制器30将命令锁存启用信号CLE和地址锁存启用信号ALE两者驱动为无效低，从而向快闪存储器装置10指示待写入的输入数据(即，不是命令也不是地址值)将在输入/输出线I/O1到I/On上传递。当然，对于此操作，芯片启用信号CE_也被驱动为有效低。控制器30接着发布写入启用信号WE_的有效低脉冲连同输入/输出线I/O1到I/On上呈现的数据的每一字节或字。在本发明的此实施例中，如在命令和地址传输的情况下，有效输入数据与每一脉冲的末端处的写入启用信号WE_的上升沿同步而呈现。响应于此边沿，快闪存储器装置10将对应于输入数据的字或字节的输入/输出线I/O1到I/On的当时状态锁存到I/O控制电路20内的数据锁存器中，或直接(或根据具体情况，最终)经由总线DATA_BUS锁存到数据寄存器14。图4c说明四个字D_in(0)到D_in(3)经由输入/输出线I/O1到I/On与写入启用信号WE_的四个脉冲同步而传递。
图4d说明根据本发明优选实施例的控制器30和快闪存储器装置10在正常操作(“传统”)模式中实行数据读取操作(从快闪存储器装置10到控制器30)的操作。如在数据写入操作的情况下，命令序列(例如，如图4a所示)和地址序列(例如，如图4b所示)先前已在此读取操作之前实行。一个或一个以上写入操作也可能先前已在此读取之前实行(即，在此情况下，如果读取是向与刚刚被写入的相同的地址进行，那么此读取将充当对先前写入的检验)，或写入操作(例如，如图4c所示)可在此读取操作之后以到相同存储器地址的读取-修改-写入序列的形式执行。响应于读取之前的地址传递，感测对应于所述地址的存储器单元的内容，且将其转发到数据寄存器14。如此，图4d的读取操作是对数据寄存器14的当前注释的读取。并且，为了实行此读取操作，控制器30以上文相对于图4a描述的方式在命令操作中发布适当命令(例如，命令E0h)。
在此操作中，如同在数据写入操作中，控制器30已将命令锁存启用信号CLE和地址锁存启用信号ALE两者驱动为无效低，且已将芯片启用信号CE_驱动为有效低。控制器30通过将写入启用信号WE_取为无效高来指示所需的读取操作。在此数据读取操作中，快闪存储器装置10响应于如控制器30产生的读取启用信号RE_的有效低脉冲的下降沿而输出数据字D_out。因此，在此正常操作模式中，控制器30能够通过以下操作使从快闪存储器装置10接收数据同步：发布读取启用信号RE_的有效低脉冲且接着等待指定存取时间，从而准许快闪存储器装置10实行在感测其存储器单元的状态和将所感测状态转发到其数据寄存器14并输出到输入/输出线I/O1到I/On的过程中涉及的一些或所有操作。控制器30可接着将输入/输出线I/O1到I/On的数据状态锁存到其输入缓冲器中以从快闪存储器装置10接收数据。在图4d的实例中，依次读取四个数据字D_out(0)到D_out(3)；芯片启用信号CE_的上升沿结束此读取操作，此后快闪存储器装置10促使I/O控制电路20中的其输出驱动器将输入/输出终端I/O1到I/On置于高阻抗(“高Z”)状态中。
根据此正常操作(“传统”)模式的其它操作也优选可用，此类操作是此项技术中已知的。举例来说，控制器30可通过以下操作在此正常操作模式中读取状态寄存器24的内容：在图4a的时序之后发布特定状态命令(例如，命令代码70H)并响应于其发布读取启用信号RE_的有效低脉冲而经由输入/输出线I/O1到I/On接收状态寄存器24的内容。
如从图4c和4d中显而易见，根据具体情况，针对写入启用信号WE_或读取启用信号RE_的每一循环传递一个数据字或字节(在以下描述中称为“数据字”)。并且，如从这些图式和以上描述中显而易见，控制器30在此正常操作模式中控制并提供写入启用信号WE和读取启用信号RE_两者。在读取操作中，明确地说，因为仅针对读取启用信号RE_的每一完整循环读取一个数据字，所以根据常规的快闪存储器时序要求和性能，控制器30有充足的时间来自身发布其读取数据选通(读取启用信号WE)并接收和锁存读取数据。然而，此性能水平对于快闪存储器装置10的高速使用可能不一定充分，例如当快闪存储器卡25被用作计算机系统中的大容量数据存储装置时。另外，预期此“传统”操作模式例如在上文提及的UDMA接口协议下可能不能够跟上从控制器30到主机系统的高速外部接口模式。
因此，根据本发明的优选实施例，快闪存储器装置10提供高级较高性能读取和写入操作模式，且控制器30经构造以利用所述高级模式。现将结合图5a和5b的流程图以及图6a到6e的时序图详细描述快闪存储器装置10和控制器30利用此高级模式的操作。
图5a和图6a到6c说明快闪存储器装置10执行数据读取操作(即，在快闪存储器卡25中，从快闪存储器装置10到控制器30)的操作。在图5a的过程40中，将快闪存储器装置10和控制器30加电，这将这两个装置均置于正常操作模式中(过程42)，如上文相对于图4a到4d所描述。在过程44中，此正常模式中的读取和写入操作(如果有的话)在此正常操作(“传统”)模式中实行。
以过程46开始进入高级读取操作模式，在所述过程46中，控制器30根据正常操作模式向快闪存储器装置10发布存储器地址值，如上文相对于图4b所描述。由控制器30在过程46中发布的存储器地址是在此高级操作模式中将从其读取数据的初始存储器地址，且优选地遵循如上所述的相应读取地址输入命令的传输。在过程48中，控制器30将“启始数据传送”或“IDT”命令序列发布到快闪存储器装置10。图6a进一步详细说明此操作。
根据本发明的优选实施例，“IDT”命令在过程48中由控制器30发布到快闪存储器装置以启始高级数据传送模式。此命令以与上文相对于图4a所描述的命令发布类似的方式进行发布，其中控制器30将芯片启用信号CE_驱动为有效低，将地址锁存启用信号ALE驱动为无效低，且将命令锁存启用信号CLE驱动为有效高。写入启用信号WE_的有效低脉冲的上升沿充当用于由控制器30驱动到输入/输出线I/O1到I/On上的IDT命令值IDT_CMD(其是具有与其它所指派命令值不同的值的二进制字)的数据选通。在写入启用信号WE_被取为高之后的指定时间后，控制器30将输入/输出线I/O1到I/On置于高阻抗状态中。并且，在写入启用信号WE_的上升沿之后逝去的另一时间t_rel后，当在IDT命令中选通时，控制器30接着还释放对其读取启用信号RE_的控制，从而准许快闪存储器装置10的控制逻辑18驱动相应线RE_的状态(没有与控制器30竞争数据的风险)。
一旦IDT命令已锁存到快闪存储器装置10中并由其执行，快闪存储器装置10接着就开始执行高速模式读取数据传送过程50。如图6a所示，此读取数据传送过程以快闪存储器装置10在写入启用信号WE_的上升沿之后逝去非零存取时间后发布第一有效输出数据字D_out(0)开始。一旦其呈现此第一输出数据字D_out(0)，快闪存储器装置10接着就与额外输出数据字D_out(1)等同步而开始发布读取启用信号RE_的有效脉冲。根据本发明的此优选实施例，与由快闪存储器装置10本身驱动的读取启用信号RE_的每一边沿(下降和上升)同步而发布一个数据字D_out(k)。在图6a的实例中，每一输出数据字D_out(k)遵循其选通边沿持续非零存取时间；或者，每一读取启用信号RE_边沿可在其相应有效数据字D_out(k)内发布(或延迟发布)到控制器30。
因此，根据本发明的优选实施例，快闪存储器装置10在此高级模式中经由输入/输出线I/O1到I/On将数据呈现给控制器30的速率实质上快于正常操作模式(图4d)中的数据速率，接近于典型实现方式中的数据速率的两倍。此较高数据速率部分通过准许快闪存储器装置10发布读取启用信号RE_的读取数据选通边沿来启用，这消除了倘若控制器30正发布这些读取数据选通边沿则将会涉及的传播延迟和必要的定时窗口。
然而，如所属领域的技术人员将了解，在所有其它因素相等的情况下，在输入/输出线I/O1到I/On上呈现输出数据的增加的速率实质上增加了快闪存储器卡25内的功率耗散，在此读取操作中，其主要来自快闪存储器装置10的I/O控制电路20内的输出驱动电路。此功率消耗随着数据字宽度(即，输入/输出线I/O1到I/On的数目n)增加(正如现代趋势)而加剧。根据本发明的优选实施例，通过如现将描述那样减小输入/输出线I/O1到I/On上的输出信号的电压摆幅来大大减少此功率消耗。
常规的快闪存储器装置利用众所周知的3.3伏总线标准，其中最大高电平输出电压V_OH为2.4伏，且最大低电平输出电压V_OL为0.4伏，并且标称电压摆幅对此为约3.3伏。根据此标准，如此项技术中众所周知的，这些电压基于标称为3.30伏的电源电压，且所述电源电压具有介于2.70伏与3.60伏之间的规范范围。根据现代快闪存储器装置的常规正常操作模式，输出数据速率为25MHz(即，每40毫微秒发生数据转变)；在给定输入/输出线I/Ok在每一循环中作出数据转变的最坏情况下，快闪存储器装置10将被要求以12.5MHz的频率对输入/输出线I/Ok的电容进行充电。假定对于此输入/输出线I/Ok的典型线电容为65pF，那么对于一个输入/输出线I/Ok的电流消耗(以毫安计)可依据下式计算：
I_k＝f*C(V_OH-V_OL)
对于此实例来说，其使用高数据电平与低数据电平之间的典型3.3伏摆幅而得到：
I_k＝12.5*0.065(3.3)＝2.681mA
驱动读取启用信号RE_的过程中消耗的电流将是电流I_k的两倍，因为其必须针对每个转变对其相应导体进行充电。对于此实例来说，假定存在八个输入/输出线I/O1到I/O8，那么常规正常操作模式中消耗的总电流因此将是：
I_总＝8(2.681)+2(2.681)＝26.81mA
根据本发明的优选实施例，总线电压比此常规3.3v总线电平大大减小，例如减小到约1.8伏的总线电压，从而将标称电压摆幅界定在约1.80伏。在此情况下，最小高输出电平电压V_OH-R界限的实例可为约1.44伏(标称电源电压的80％)，且最大低输出电平电压V_OL-R的实例可为约0.36伏(标称电源电压的20％)。在此缩减电压操作中，这些电压基于标称为1.80伏且准许在约1.60伏到约2.0伏的范围内的电源电压。假定50MHz的最佳情况(针对数据传送；针对电流消耗的最坏情况)数据速率，那么对于输入/输出线I/O1到I/On的充电频率将为25MHz。因此，可使用高数据电平与低数据电平之间的典型1.8伏摆幅来计算针对单个输入/输出线I/Ok消耗的电流I_k：
I_k＝25*0.065(1.8)＝2.925mA
此电流消耗(每输入/输出线)因此对于高级操作模式并非差异很大，虽然提供两倍的数据速率。然而，读取启用信号RE_在与正常操作模式中相同的频率下操作(但随着每一边沿计时一个数据字，而不是仅随着上升沿计时)。但其电压摆幅当然也减小，因为其也在1.8伏总线电压下操作；如此，其消耗的电流与对于所述输入/输出线中的一者消耗的电流相同。对于此实例，再次假定存在八个输入/输出线I/O1到I/O8，那么在高级操作模式中消耗的总电流因此将是：
I_总＝8(2.925)+1(2.925)＝26.33mA
其稍微小于对于在3.3伏总线电压下操作的常规快闪存储器卡消耗的总电流。并且，因为此稍低的电流消耗是对于输入/输出信号在较低的电压摆幅(1.8伏比3.3伏)下获得的，所以此高级操作模式中消耗的功率实质上低于常规快闪存储器卡中消耗的功率。根据这些实例，常规八I/O快闪存储器在正常操作模式中消耗的功率将为约88mW(3.3伏乘以26.81mA)，而上述本发明优选实施例的实例消耗的功率将为约47mW(1.8伏乘以26.33mA)。与数据传送速率的实质改进(接近于对于大突发的数据速率的双倍)组合而获得功率消耗的此实质减小。
因此，根据其中在这些较低总线电压(相对于常规快闪存储器装置)下执行高级读取数据传送的本发明优选实施例，高级模式中消耗的电流不逊于常规快闪存储器装置在正常操作模式中消耗的电流。并且，根据其中快闪存储器装置10还具有在正常操作模式中操作的能力的本发明此优选实施例，较低总线电压用于高级模式和正常操作模式两者中，以及用于包含命令和地址值的传递的其它操作。如此，快闪存储器装置10在其数据传送过程中消耗比常规快闪存储器装置少的功率。
如从上文显而易见，命令和地址信号在正常操作模式中传递。为了便于实施，用于传递这些信号的总线电压也优选维持在较低总线电压(例如，1.8伏)，从而提供快闪存储器卡25的功率消耗的额外减少。
返回参看图5a，根据本发明此实施例的快闪存储器装置10能够响应于来自控制器30的中止请求。根据本发明，预期控制器30可能出于许多原因中的任一者(例如，如果其内部接收数据缓冲器已满的话)而认为有必要中止读取数据传送。如此，图5a的决策51确定是否需要此中止。如果不需要，那么高速读取数据传送在过程56中以上文相对于图6a描述的方式继续。
如果控制器30要求中止读取数据传送(决策51为“是”)，那么其在过程52中发布中止请求。在此示范性实施方案中，此请求通过控制器30断言读取传送操作期间的地址锁存启用信号ALE上的有效高电平而作出。图6b说明此中止操作，其在高级模式中在读取数据传送期间(即，在已调用所述模式且数据传送已开始之后)发生。在图6b的实例中，控制器30通过断言从快闪存储器装置10到控制器30的数据传送期间的地址锁存启用信号ALE来请求数据传送中止。作为响应，快闪存储器装置10中止读取启用信号RE_(当如图所示处于低电平时，或当处于高电平时)，且因此在中止读取启用信号RE_之后延迟发布下一数据字。给定在此高级模式中读取启用信号RE_和输入/输出线I/O1到I/On的快速切换速率，预期一个或两个额外数据字和读取启用信号RE_的相应边沿可由快闪存储器装置10在地址锁存启用信号ALE被驱动为有效高以请求中止之后被驱动。在此实例中，控制器30已断言输出数据字D_out(4)期间的地址锁存启用信号ALE，且快闪存储器装置10通过保持输出数据字D_out(6)期间读取启用信号RE_和输入/输出线I/O1到I/On的进一步转变来进行响应。
此对进一步数据传送的中止继续，直到控制器30执行过程54以对地址锁存启用信号ALE解除激活因此结束中止为止。如图6b所示，中止状态在控制器30将地址锁存启用信号ALE取为无效低状态后结束。根据本发明的此实施例，地址锁存启用信号ALE的此转变充当用于来自快闪存储器装置10的下一输出数据字(在此实例中即为数据字D_out(7))的读取数据选通。在此初始中止后数据字之后，快闪存储器装置10再次通过如图所示断言读取启用信号RE_的转变而产生读取选通信号。在此实例中，读取启用信号RE_的下一转变是中止周期结束之后用于第二输出数据字D_out(8)的选通。高级模式读取数据传送在过程56中继续，如图6b所示。
返回参看图5a，高级模式读取数据传送继续，直到当控制器30希望终止传送(其在过程58、59中向快闪存储器装置10指示)的此类时间为止。通常，此传送将在控制器30确定正到达快闪存储器装置10内的页的结尾时终止，但所述传送也可由控制器30出于其它原因(例如，当接收到用于操作的所有所需数据时)而终止。
根据此实例，为了终止此数据传送，控制器30首先在过程58中例如通过如上所述断言地址锁存启用信号ALE的有效高电平来发布中止。图6c说明终止过程58、59的此实例，其内展示高级读取数据传送操作期间地址锁存启用信号ALE的转变。过程58的此中止操作通过控制器30在中止操作期间执行过程59而转换成高级读取数据传送的终止。或者，可在快闪存储器装置10本身确定其输出数据已到达页的结尾之后执行过程59，在此情况下，快闪存储器装置10本身将读取启用信号RE_维持在其最后电平，并维持输入/输出线I/O1到I/On上的当前(即，最后)输出数据字；在此情况下，地址锁存启用信号ALE将保持无效低。在图6c所示的实例中，此数据传送通过控制器30在地址锁存启用信号ALE为有效高的同时断言命令锁存启用信号CLE上的有效高电平而终止。响应于命令锁存启用信号CLE的此转变，快闪存储器装置10控制其输出驱动器将输入/输出线I/O1到I/On置于高阻抗状态中，且还释放其对应于读取启用信号RE_的导体控制，在所述两种情况下均准许控制器30在适当时控制这些线，同时避免数据竞争问题。如图6c的实例中所示，因为中止和终止操作在读取启用信号RE_处于低电平的情况下发生，所以一旦控制器30控制了读取启用信号RE_，其就将驱动相应线上的无效高电平，从而导致如图所示的转变；如果中止和终止操作在读取启用信号RE_已经处于高电平的情况下发生，那么此线上当然将不存在转变。
快闪存储器装置10接着返回到正常操作模式(“传统”模式)，从而将控制传回到图5a的流程图中的过程44。根据本发明的此优选实施例，新的高级模式读取数据传送将需要启始过程48的另一实例。
进一步作为替代，如果控制器30对芯片启用信号CE_解除断言，那么将发生无条件终止。然而，预期此不受控的终止将导致快闪存储器装置10和控制器30内部和外部的“假信号”和其它虚假及未指定事件。
根据本发明的此优选实施例，还提供高级高性能模式用于从控制器30到快闪存储器装置10的数据传送，换句话说用于写入数据传送操作。图5b的流程图连同图6a和6d到6e的时序图一起说明此操作，如现将描述。
为了实行高级模式写入数据传送，快闪存储器装置10从正常操作模式开始，如在过程60中进入。如同在读取数据传送的情况下，可在过程62中首先实行正常模式操作(如果有的话)。在过程64中，控制器30在此正常操作模式中将地址值发布到快闪存储器装置10，如上文相对于图4b所描述。并且，在过程66中，控制器66以与针对上文相对于图6a所描述的高级读取数据传送所执行的类似的方式启始高级数据传送模式。预期通过过程66，将与读取数据传送大致相同地执行此高级模式中的写入数据传送。如此，举例来说，预期过程66中发布的命令值IDT_CMD对于读取和写入数据传送操作两者是相同的。或者，可针对所述两种操作(相对于彼此)指派单独的命令值。
在过程68中，控制器30和快闪存储器装置10实行高级写入数据传送。图6d说明此操作的实例中的信号的时序，包含过程66，其中控制器30将命令值IDT_CMD、命令锁存启用CLE的有效高电平和写入启用信号WE_的有效低脉冲的组合发布到快闪存储器装置10，因此启始高级模式数据传送。如同在先前实例中，地址锁存启用信号ALE被维持在无效低电平，且芯片启用信号CE_被维持在有效低。并且，因为此操作将是数据写入，所以读取启用信号RE_(图6d中未展示)将由控制器30始终保持为无效高。因为在本发明的此实施例中，写入数据传送过程68保持处于控制器30的完全控制下，所以命令IDT_CMD的发布与写入数据传送的开始之间的等待时间可能比读取数据传送(图6a)中第一输出数据字之前的等待时间短得多。优选地，对应于启始命令IDT_CMD的写入启用信号WE_的脉冲的上升沿与对应于如图所示的第一输入数据字D_in(0)的写入启用信号WE_的第一脉冲的下降沿之间逝去指定时间。
在本发明的此优选实施例中，一旦写入数据传送开始，写入启用信号WE_的下降沿和上升沿两者就均充当由控制器30断言的写入数据选通。如图6d所示，这准许控制器30与写入启用信号WE_的每一边沿同步地将新的有效写入数据字D_in(k)发布到输入/输出线I/O1到I/On上。因此，对于相同的写入启用信号WE_频率，此高级模式中的写入数据传送速率可接近于正常操作模式写入操作的数据速率的两倍。
根据本发明的此实施例，返回参看图5b，还在高级模式写入数据传送期间执行中止决策69。通常，写入中止的需要只由控制器30确定，预期快闪存储器装置10可在此数据速率下在没有缓冲器溢出等的情况下接收输入数据。如果不必进行任何中止(决策69为“否”)，那么数据传送在过程72中继续。如果控制器30要求中止(决策69为“是”)，那么在过程70中实行写入数据传送的中止。在此实例中，简单地通过控制器30将写入启用信号WE_的状态延长为所必要的那样长来实行中止过程70。此中止可在任一状态(写入启用信号WE_保持为高或保持为低)下执行；图6d说明写入数据字D_in(2)的持续时间期间的中止过程70，其中写入启用信号WE_保持为低。当然，控制器30在中止过程70期间不发布额外写入数据字D_in(k)。中止周期的结束仅通过控制器30驱动写入启用信号WE_的转变连同图6d所示的实例中的下一有效写入数据字D_in(3)来实行，以继续写入数据传送(过程72)。
并且，如在读取数据传送的情况下，数据和控制信号(输入/输出线I/O1到I/On，以及用于写入启用信号WE_的线)的电压电平优选处于低于常规电平的电压电平，例如高逻辑电平与低逻辑电平之间存在1.8伏的“摆幅”。如上文详细论述的，此较低电压总线将维持由此高级写入数据传送模式消耗的功率处于或低于在正常操作模式中操作的常规快闪存储器系统在一半数据速率下消耗的功率。
返回参看图5b以及图6e，以与读取数据传送的终止相同的方式实行写入数据传送的终止。在过程74中，控制器30在过程74中断言地址锁存启用信号ALE为有效高电平以中止传送，且接着在过程76中断言命令锁存启用信号CLE为有效高电平(同时维持地址锁存启用信号ALE为高)，这于是终止写入数据传送。图6e说明终止写入数据传送中的各种信号的时序。写入启用信号WE_保持在如图6e所示的高电平，或在已锁存最后数据字D_in(5)(在此实例中)之后从低电平取为高电平。在通过分别保持地址和命令锁存启用信号ALE、CLE处的高电平持续指定脉冲宽度而实现终止高级模式写入数据传送之后，接着再次进入快闪存储器装置10和控制器30的正常操作模式。
在此实例中，正常操作模式实际上是“默认”操作模式，其中考虑到要求命令的执行来调用高级模式，且考虑到快闪存储器装置10的操作在数据传送终止时返回到正常操作模式(即，不要求执行命令)。或者，快闪存储器装置10可经配置以使得要求执行命令来进入高级数据传送模式和正常操作模式两者，使得一旦快闪存储器装置10处于高级数据传送模式，其就将保持在所述模式中，直到控制器30发布返回到正常操作模式的命令且快闪存储器装置10执行所述命令为止。当然，此方法涉及命令序列本质上的额外开销。
进一步作为替代，预期快闪存储器装置10的“默认”操作模式可以是高级数据传送模式，使得除非控制器30发布将快闪存储器装置10置于正常操作模式中的命令，否则所有数据传送均在高级模式中执行。根据本发明的此替代实施例，一旦快闪存储器装置10处于正常操作模式中，数据传送的完成就将导致快闪存储器装置10返回到高级数据传送模式。
图7说明根据本发明的此替代优选实施例的快闪存储器装置10的操作，其中高级数据传送模式实际上是“默认”模式。在过程80中，将快闪存储器装置10和控制器30加电，或以另外方式完成复位操作，且在过程82中进入高级操作模式(实际上作为默认条件)，而不要求发布或执行命令。在过程84中，在高级数据传送操作模式中实行读取和写入操作，实际上如上文相对于图6b到6d所描述。在此高级模式中，举例来说，预期可如上文相对于图6c所描述实行中止操作等；进一步预期例如地址、命令和状态传递操作等其它操作可视需要仍遵循正常操作模式方法。
在过程86中，通过控制器30将地址值发布给快闪存储器装置10从而指示将开始正常操作模式传送的存储器位置，根据本发明的此优选实施例的快闪存储器卡25为正常或“传统”数据传送作准备。在过程88中，控制器30发布命令序列以启始正常操作模式；预期此命令序列将大致对应于上文相对于图6a所描述的命令序列，其中所述命令序列本身优选地根据正常操作模式而操作(预期命令代码值是单字节值)。响应于命令88，快闪存储器装置10执行正常操作模式读取或写入数据传送操作，例如上文相对于图4c和4d所描述，这取决于数据传送的方向。在本发明的此实施例中，控制器30优选地发布读取数据选通和写入数据选通时钟信号两者，如上所述。
并且，根据本发明的此替代优选实施例，在完成数据传送后退出正常操作模式。在图7的实例中，类似于上文相对于图5a和5b所描述，通过控制器30在过程92中发布中止信号(例如，地址锁存启用信号上的有效电平)且随后通过控制器30在过程93中终止传送(例如，通过发布命令锁存启用信号的有效电平)而终止数据传送。在根据本发明的此优选实施例的正常操作模式数据传送终止后，控制返回到过程84，其中再次进入高级数据传送模式，且如过程84中所需实行读取和写入数据传送操作。
预期所属领域的技术人员参考本说明书后将了解超出本发明的此替代优选实施例的用以进入和退出快闪存储器装置10的各种操作模式的其它替代方法，且还预期这些和此类其它替代实施方案属于如所主张的本发明的范围内。
现参看图8a到8e，现将详细描述根据本发明的第二优选实施例的在快闪存储器卡25的情形中快闪存储器装置10与控制器30之间的信号的时序。根据本发明的此第二优选实施例的在高级模式期间进入、退出和操作的总体过程优选地对于读取操作遵循上文相对于图5a所描述的过程，且对于写入操作遵循上文相对于图5b所描述的过程。如此，此处将不结合图8a到8e重复那些过程的详细描述。
如上文相对于本发明的第一优选实施例所描述，快闪存储器装置10和控制器30在加电之后处于正常操作(“传统”)模式。如此，视用户需要实行此正常模式中的读取和写入操作(如果有的话)。接着通过控制器30在正常操作模式中发布存储器地址值(对应于在此高级操作模式中将从其读取数据的初始存储器地址)给快闪存储器装置10来执行针对读取操作进入高级操作模式。与之前一样，将此存储器地址与地址锁存启用信号ALE上的有效电平组合放置在输入/输出线I/O1到I/On上。
在传递存储器地址之后，控制器30与之前一样通过使芯片启用信号CE_为有效低、地址锁存启用信号ALE为无效低且命令锁存启用信号CLE为有效高而发布“启始数据传送”或“IDT”命令序列给快闪存储器装置10。图8a说明此操作。写入启用信号WE_的有效低脉冲的上升沿充当用于通过控制器30驱动到输入/输出线I/O1到I/On上的IDT命令值IDT_CMD(其是具有与其它所指派命令值不同的值的二进制字)的数据选通。在写入启用信号WE_被取为高之后的指定时间后，控制器30将输入/输出线I/O1到I/On置于高阻抗状态。
根据本发明的此第二优选实施例，快闪存储器装置10将控制并驱动读取启用选通信号RE。因此，如图8a所示，在对IDT命令进行选通的写入启用信号WE_的上升沿之后逝去时间t_rel时，控制器30释放对其读取启用信号RE_的控制。快闪存储器装置10的控制逻辑18可接着驱动相应线RE_的状态而不与控制器30竞争。快闪存储器装置10接着开始执行高速高级模式读取数据传送。根据本发明的此第二优选实施例，如图8a所示，快闪存储器装置10以比传统模式中高的数据速率结合比传统模式中可用的更高频率读取启用信号RE_呈现来自所寻址存储器单元的数据。
举例来说，快闪存储器装置10可以传统模式中呈现数据的频率的两倍结合以传统模式中读取启用信号RE_的频率的两倍来驱动所述信号，而在此高级模式中呈现输入/输出线I/O处的输出数据。对于其中在传统模式中最大可用数据速率和读取选通频率为25
MHz的实例，高级模式数据速率和读取启用信号RE_的频率可高达50MHz。因为快闪存储器装置10本身正提供读取启用信号RE_以及数据字，所以快闪存储器装置10产生这些信号的频率不处于控制器30的直接控制下。
图8a说明此高级模式读取操作。读取数据传送过程以快闪存储器装置10在写入启用信号WE_的上升沿之后逝去非零存取时间后发布第一有效输出数据字D_out(0)开始。在第一输出数据字D_out(0)之后，快闪存储器装置10接着与额外输出数据字D_out(1)等同步而开始发布读取启用信号RE_的有效脉冲。根据本发明的此优选实施例，与读取启用信号RE_的每一完全循环同步而发布一个数据字D_out(k)。在图8a的实例中，读取启用信号RE_的下降沿是数据字与之同步的信号边沿；当然，读取启用信号RE_(即，读取启用信号“RE”)的上升沿可改为是操作边沿。如图8a所示，每一输出数据字D_out(k)遵循其读取启用信号RE_的相应下降沿持续非零存取时间。或者，读取启用信号RE_的每一下降沿可在其相应有效数据字D_out(k)内发布(或延迟发布)到控制器30。
因此，根据本发明的此第二优选实施例，快闪存储器装置10在此高级模式中经由输入/输出线I/O1到I/On将数据呈现给控制器30的速率实质上快于正常操作模式(图4d)中的数据速率，接近于典型实现方式中的数据速率的两倍。此较高数据速率部分通过准许快闪存储器装置10发布读取启用信号RE_的读取数据选通边沿来实现，这消除了倘若控制器30正发布这些读取数据选通边沿则将会涉及的传播延迟和必要的定时窗口。另外，如上文结合本发明的第一优选实施例所描述，通过使用数据信号(和读取启用信号RE_，视需要)的减小的电压摆幅，在不剧烈增加快闪存储器装置10和控制器30的功率消耗的情况下，获得输入/输出线I/O1处此增加的数据速率。如上所述，这些线的标称电压摆幅实质上从此常规3.3v总线电平减小(例如)到约1.80伏的标称电压摆幅。
对于快闪存储器装置10与控制器30之间的十六位输入/输出总线接口(即，存在十六个输入/输出线I/O1到I/O16)的实例，本发明的此第二优选实施例涉及仅稍微多于本发明第一优选实施例的功率消耗。如上所述，在50MHz的数据速率下，根据本发明的此优选实施例，对于输入/输出线I/O1到I/On的充电频率将为25MHz。因此，可使用高数据电平与低数据电平之间的典型1.8伏摆幅来计算针对单个输入/输出线I/Ok消耗的电流I_k：
I_k＝25*0.065(1.8)＝2.925mA
然而，因为读取启用信号RE_在正常操作模式中以及本发明第一优选实施例中的频率的两倍下操作，因此其电流消耗将是单个输入/输出线I/Ok的电流消耗的两倍：
I_RE＝50*0.065(1.8)＝2*2.925mA＝5.850mA
因此，对于此实例，针对十六个输入/输出线I/O1到I/O16的情况，在高级操作模式中消耗的总电流因此将是：
I_总＝16(2.925)+5.850＝52.65mA
其稍微大于根据本发明第一优选实施例将会消耗的总电流(即，49.73mA)。针对十六位I/O总线的情况，对于常规数据传送消耗的电流将是(遵循上文描述)：
I_总＝16(2.681)+2(2.681)＝48.62mA
其稍微低于根据本发明的此第二优选实施例的52.65mA。然而，尽管根据本发明的此实施例消耗的电流稍微高于常规实施方案，但此电流电平是对于输入/输出信号在较低的电压摆幅(1.8伏比3.3伏)下获得的。因此，此高级操作模式中消耗的功率实质上低于常规快闪存储器卡中消耗的功率。根据这些实例，常规十六I/O快闪存储器在正常操作模式中消耗的功率将为约160mW(3.3伏乘以48.62mA)，而上述本发明优选实施例的实例消耗的功率将为约95mW(1.8伏乘以52.65mA)。与数据传送速率的实质改进(接近于对于大突发的数据速率的双倍)组合而获得功率消耗的此实质减小。
与之前一样，例如如果(来自快闪存储器装置10的)输入缓冲器已满，那么控制器30可向快闪存储器装置10发布中止请求。快闪存储器装置10响应于此中止请求的操作展示于图8b中。中止请求通过控制器30断言高速读取传送期间的地址锁存启用信号ALE上的有效高电平而作出。响应于此请求，快闪存储器装置10中止读取启用信号RE_(当如图所示处于高电平时，或当处于低电平时)，从而延迟读取启用信号RE_的下一循环。由于高数据速率传送的缘故，一个或两个额外数据字和读取启用信号RE_的相应循环可能已处于快闪存储器装置10的输出“管线”中，使得这些相应数据字可在快闪存储器装置10对中止请求作出反应之前被输出。在此实例中，控制器30已断言输出数据字D_out(4)期间的地址锁存启用信号ALE，且快闪存储器装置10通过保持输出数据字D_out(6)期间读取启用信号RE_的进一步循环和输入/输出线I/O1到I/On处的转变来进行响应。
图8c说明根据本发明的此优选实施例的高级模式高速读取数据传送的终止。与之前一样，控制器30通过首先借助断言地址锁存启用信号ALE的有效高电平来发布中止请求而终止高速数据传送。在中止请求期间，控制器30通过在地址锁存启用信号ALE为有效高的同时断言命令锁存启用信号CLE上的有效高电平来终止数据传送操作。作为响应，快闪存储器装置10促使其输出驱动器将输入/输出线I/O1到I/On置于高阻抗状态中，且还释放其对应于读取启用信号RE_的导体控制。控制器30现可在对于下一操作适当时控制这些线。
现将相对于图8d和8e描述根据本发明的此第二优选实施例的高级模式中的写入操作。如在读取数据传送的情况下，在快闪存储器装置10和控制器30已在正常或传统模式中操作之后进入高级模式。对于写入操作，进入高级数据传送模式类似于上文相对于图8a针对高级读取数据传送所描述而执行。如图8d所示，控制器30与命令锁存启用CLE的有效高电平和写入启用信号WE_的有效低脉冲组合而发布高级模式命令值IDT_CMD。与之前一样，地址锁存启用信号ALE维持在无效低电平，且芯片启用信号CE_维持在有效低。对于此进入高级模式的数据写入操作通过控制器30在整个写入操作期间维持读取启用信号RE_(图8d中未展示)为无效高来指示。接着准许随同启始命令IDT_CMD的写入启用信号WE_的脉冲的上升沿与对应于第一输入数据字D_in(0)的写入启用信号WE_的第一脉冲的下降沿之间逝去指定时间。
根据本发明的此第二优选实施例，在此高级模式写入数据传送期间，写入启用信号WE_的循环的频率增加(例如)到正常模式的写入中所使用的频率的两倍。在此实例中，写入启用信号WE_的下降沿充当写入数据选通。并且，在此高级模式中以及在正常模式中，与由控制器30将数据值驱动到输入/输出线I/O1到I/On上组合，控制器30断言写入启用信号WE_。如图8d所示，控制器30与写入启用信号WE_的每一下降沿同步将新的有效写入数据字D_in(k)发布到输入/输出线I/O1到I/On上。在此实例中，因为写入启用信号WE_的频率加倍，所以此高级模式中的写入数据传送速率可接近于正常操作模式写入操作的数据速率的两倍。举例来说，根据本发明的此第二优选实施例，如果在正常模式中最大写入数据传送速率和写入启用信号频率为25MHz，那么在高级模式中数据传送速率和写入启用信号频率可增加为高达50MHz。根据本发明的此实施例，快闪存储器装置10经构造以使得其可在所述较高速率下接收和处理数据。当然，控制器30可在低于最大值(例如，50MHz)的频率下使用实际写入启用信号频率和数据速率，这取决于系统应用和控制器30本身处理数据的速率。
同样根据本发明的此实施例，可将中止插入到高级模式写入数据传送中。在此实例中，与之前一样，控制器30简单地通过将写入启用信号WE_的状态延长为必需的那样长来中止写入数据传送，如图8d所示。此中止可在任一状态(写入启用信号WE_保持为高或保持为低)下执行。当然，在此中止周期期间不发布新的数据字D_in(k)。中止周期通过控制器30驱动写入启用信号WE_的下一循环连同图8d所示的实例中的下一有效写入数据字D_in(3)而结束，以继续写入数据传送。
并且，如在读取数据传送的情况下，数据和控制信号(输入/输出线I/O1到I/On，以及用于写入启用信号WE_的线)的电压电平优选处于低于常规电平的电压电平，例如高逻辑电平与低逻辑电平之间存在1.8伏的“摆幅”。如上文详细论述，此较低电压总线将维持由此高级写入数据传送模式消耗的功率处于或低于在正常操作模式中操作的常规快闪存储器系统在一半数据速率下消耗的功率。
现参看图8e，根据本发明的此第二优选实施例，以与高级读取数据传送的终止相同的方式执行高级模式写入数据传送。通过控制器30将地址锁存启用信号ALE驱动为有效高电平以中止写入传送来执行高级模式的终止，在此时间期间，控制器30断言命令锁存启用信号CLE为有效高电平(同时维持地址锁存启用信号ALE为高)以终止写入数据传送。在已锁存最后数据字D_in(5)(在此实例中)之后，写入启用信号WE_保持在或取为高电平。在通过分别保持地址和命令锁存启用信号ALE、CLE处的高电平持续指定脉冲宽度而实现终止高级模式写入数据传送之后，接着再次进入快闪存储器装置10和控制器30的正常操作模式。
因此，根据本发明的此第二优选实施例，通过准许使用较高频率选通信号来增加数据速率而以替代方式实行高级或高速数据传送操作模式。预期根据本发明的第二优选实施例，此操作可较与一些快闪存储器应用中的所需操作兼容。
返回参看图2，且根据本发明的第三优选实施例，读取启用RE_信号和写入启用WE_信号两者均为双向的。对于正常操作模式中的读取操作，作为正从快闪存储器阵列12读取的数据的目的地的外部装置是读取数据选通的来源，所述读取数据选通接着作为读取启用RE_信号进行传达而作为到达快闪存储器装置10的输入。对于此正常操作模式中的写入操作，正提供输入数据的外部装置与将输入数据放置在输入终端I/O1到I/On处同步而提供写入数据选通作为写入启用WE_信号。在根据本发明优选实施例的高级操作模式中的读取操作中，如下文将进一步详细描述，控制逻辑18发布两个彼此相移的读取数据选通，其中所述读取数据选通中的一者是读取启用RE_信号且另一者是写入启用WE_信号。这些信号的每一者的边沿或转变将与从快闪存储器阵列12读取并经由数据寄存器14、I/O控制电路20和输入/输出终端I/O1到I/On传递的数据同步。类似地，将通过使用由数据源发布到快闪存储器装置10的读取启用RE_信号和写入启用WE_信号两者作为写入数据选通来在高级操作模式中实行写入操作。
在本发明的此第三优选实施例中，参看图3，线RE_携载用于传统模式读取操作的数据选通(从快闪存储器10读取并传递到控制器30的数据)，且如此连接到快闪存储器装置10的终端RE_(图2)。如上文所提及，根据本发明的此第三优选实施例，线RE_为双向的，其中读取数据选通的来源取决于快闪存储器装置10的当前操作模式。在正常操作模式中，控制器30提供读取数据选通，快闪存储器装置10响应于所述读取数据选通而维持其呈现在信号线I/O1到I/On上的有效数据。在根据本发明优选实施例的高级操作模式中，快闪存储器装置10针对从快闪存储器装置10到控制器30的数据传送在线RE_上提供读取数据选通。并且，如下文还将详细描述，控制器30还将在高级模式写入操作期间对线RE_进行选通。因此，与线WE_类似，根据本发明的优选实施例的高级数据传送模式中的读取和写入操作两者中均涉及控制线RE_，以提供用于对读取和写入操作两者中的交替数据字进行选通的第二相移选通信号。
如下文将进一步详细描述，由控制器30经由信号线I/O1到I/On传递的命令与信号线RE_上的读取数据选通来源同步，而不管快闪存储器装置10正借以将数据传送到控制器30的操作模式如何。
因此，根据本发明的优选实施例，快闪存储器装置10提供高级较高性能读取和写入操作模式，且控制器30经构造以利用所述高级模式。现将结合图5a和5b的流程图以及图9a到9e的时序图详细描述根据本发明的此第三优选实施例的快闪存储器装置10和控制器30利用此高级模式的操作。
图5a和图9a到9c说明快闪存储器装置10执行数据读取操作(即，在快闪存储器卡25中，从快闪存储器装置10到控制器30)的操作。在图5a的过程40中，将快闪存储器装置10和控制器30加电，这将这两个装置均置于正常操作模式中(过程42)，如上文相对于图4a到4d所描述。在过程44中，此正常模式中的读取和写入操作(如果有的话)在此正常操作(“传统”)模式中实行。
以过程46开始进入高级读取操作模式，在所述过程46中，控制器30根据正常操作模式向快闪存储器装置10发布存储器地址值，如上文相对于图4b所描述。由控制器30在过程46中发布的存储器地址是在此高级操作模式中将从其读取数据的初始存储器地址，且优选地遵循如上所述的相应读取地址输入命令的传输。在过程48中，控制器30将“启始数据传送”或“IDT”命令序列发布到快闪存储器装置10。图9a进一步详细说明此操作。
根据本发明的优选实施例，“IDT读取”命令由控制器30在过程48中发布到快闪存储器装置10以启始高级数据传送模式。此命令以与上文相对于图4a所描述的命令发布类似的方式发布，其中控制器30将芯片启用信号CE_驱动为有效低，将地址锁存启用信号ALE驱动为无效低，且将命令锁存启用信号CLE驱动为有效高。写入启用信号WE_的有效低脉冲的上升沿充当用于由控制器30驱动到输入/输出线I/O1到I/On上的IDT命令值IDT_RD_CMD(其是具有与其它所指派命令值不同的值的二进制字)的数据选通。在写入启用信号WE_被取为高之后的指定时间后，控制器30将输入/输出线I/O1到I/On置于高阻抗状态中。并且，在写入启用信号WE_的上升沿之后逝去的另一时间t_rel后，当在IDT读取命令中选通时，控制器30接着还释放对其读取启用信号RE_的控制，从而准许快闪存储器装置10的控制逻辑18驱动相应线RE_和WE_的状态(没有与控制器30竞争数据的风险)。根据本发明的此优选实施例，高级模式数据传送(即，写入或读取)的方向在进入高级数据传送模式后由IDT命令的值确立，这准许在数据传送本身过程中使用读取启用RE_和写入启用WE_信号两者，如下文将描述。
或者，进入高级数据传送模式和是否将实行此模式中的读取或写入操作的指示可以其它方式从控制器30传递到快闪存储器装置10。举例来说，控制信号的转变的特定序列(例如，在控制总线CTRL线的一者或一者以上上，包含连接到ALE、CLE、WP_和CE_线的信号线的一者或一者以上，以及读取启用RE_和写入启用WE_信号)。预期所属领域的技术人员参考本说明书后将了解进入高级数据传送模式(其任一者或两者用于读取和写入操作)的这些和其它替代方法。
一旦IDT读取命令已锁存到快闪存储器装置10中并由其执行，快闪存储器装置10接着就开始执行高速模式读取数据传送过程50。如图9a所示，此读取数据传送过程以快闪存储器装置10在写入启用信号WE_的上升沿之后逝去非零存取时间后发布第一有效输出数据字D_out(0)开始。一旦其呈现此第一输出数据字D_out(0)，快闪存储器装置10接着就开始与额外输出数据字D_out(1)等的交替者同步而发布读取启用信号RE_和写入启用信号WE_两者的有效脉冲。根据本发明的此优选实施例，读取启用信号RE_和写入启用信号WE_彼此异相，其中每一者的相同边沿(在此实例中为下降沿，但当然可替代地使用上升沿)计时相应数据字。如图9a所示，在此高级模式读取操作中，写入启用信号WE_与读取启用信号RE_为180°异相。此互补相位关系对于根据本发明的此优选实施例的此操作并不重要，因为输出数据字的选通将在下一交替下降沿(不论其何时发生)时发生；然而，所述互补相位关系对于使最快指定电平下的数据传送速率最大化是合乎需要的。如图9a所示，与由快闪存储器装置10本身驱动的读取启用信号RE_和写入启用信号WE_的每一下降沿同步而发布一个数据字D_out(k)。在图9a的实例中，每一输出数据字D_out(k)遵循其相应选通边沿持续非零存取时间；或者，每一读取启用信号RE_和写入启用信号WE_下降沿可在其相应有效数据字D_out(k)内发布(或延迟发布)到控制器30。
因此，根据本发明的优选实施例，快闪存储器装置10在此高级模式中经由输入/输出线I/O1到I/On将数据呈现给控制器30的速率实质上快于正常操作模式(图4d)中的数据速率，接近于典型实现方式中的数据速率的两倍。此较高数据速率部分通过准许快闪存储器装置10发布读取启用信号RE_和写入启用信号WE_的读取数据选通边沿来实现，这消除了倘若控制器30正发布这些读取数据选通边沿则将会涉及的传播延迟和必要的定时窗口。另外，这两个信号的下降选通边沿的频率可接近于单个信号的频率的两倍。写入启用信号WE_可用于此读取操作中，因为数据传送的方向由IDT读取命令值设定。
然而，如所属领域的技术人员将了解，在所有其它因素相等的情况下，在输入/输出线I/O1到I/On上呈现输出数据的增加的速率实质上增加了快闪存储器卡25内的功率耗散，在此读取操作中，其主要来自快闪存储器装置10的I/O控制电路20内的输出驱动电路。此功率消耗随着数据字宽度(即，输入/输出线I/O1到I/On的数目n)增加(正如现代趋势)而加剧。根据本发明的优选实施例，通过如现将描述那样减小输入/输出线I/O1到I/On上的输出信号的电压摆幅来大大减少此功率消耗。
常规的快闪存储器装置利用众所周知的3.3伏总线标准，其中最大高电平输出电压V_OH为2.4伏，且最大低电平输出电压V_OL为0.4伏，且标称电压摆幅对此为约3.3伏。根据此标准，如此项技术中众所周知的，这些电压基于标称为3.30伏的电源电压，且所述电源电压具有介于2.70伏与3.60伏之间的规范范围。
根据本发明的优选实施例，总线电压比此常规3.3v总线电平大大减小，例如减小到约1.8伏的总线电压，从而将标称电压摆幅界定在约1.80伏。在此情况下，最小高输出电平电压V_OH-R界限的实例可为约1.44伏(标称电源电压的80％)，且最大低输出电平电压V_OL-R的实例可为约0.36伏(标称电源电压的20％)。在此缩减电压操作中，这些电压基于标称在1.80伏且准许在约1.60伏到约2.0伏的范围内的电源电压。可容易地计算出，此高级操作模式操作中消耗的电流并不实质上高于且可能稍微低于在较高电压摆幅下在正常操作模式中消耗的电流(尽管数据速率较高)。这是因为寄生电容必须通过每一输出处的数据转变而充电到的电压低于在较高电压摆幅下在正常操作模式中的电压。然而，输入/输出信号的较低电压摆幅导致此高级操作模式中的功率消耗实质上低于常规快闪存储器卡中消耗的功率。与数据传送速率的实质改进(接近于对于大突发的数据速率的双倍)组合而获得功率消耗的此实质减小。
因此，根据其中在这些较低总线电压(相对于常规快闪存储器装置)下执行高级读取数据传送的本发明优选实施例，高级模式中消耗的电流不逊于常规快闪存储器装置在正常操作模式中消耗的电流。并且，根据其中快闪存储器装置10还具有在正常操作模式中操作的能力的本发明此优选实施例，较低总线电压用于高级模式和正常操作模式两者中，以及用于包含命令和地址值的传递的其它操作。如此，快闪存储器装置10在其数据传送过程中消耗比常规快闪存储器装置少的功率。
如从上文显而易见，命令和地址信号在正常操作模式中传递。为了便于实施，用于传递这些信号的总线电压也优选维持在较低总线电压(例如，1.8伏)，从而提供快闪存储器卡25中的功率消耗的额外减少。
返回参看图5a，根据本发明此实施例的快闪存储器装置10能够响应于来自控制器30的中止请求。根据本发明，预期控制器30可能出于许多原因中的任一者(例如，如果其内部接收数据缓冲器已满的话)而认为有必要中止读取数据传送。如此，图5a的决策51确定是否需要此中止。如果不需要，那么高速读取数据传送在过程56中以上文相对于图9a描述的方式继续。
如果控制器30要求中止读取数据传送(决策51为“是”)，那么其在过程52中发布中止请求。在此示范性实施方案中，此请求通过控制器30断言读取传送操作期间的地址锁存启用信号ALE上的有效高电平而作出。图9b说明此中止操作，其在高级模式中在读取数据传送期间(即，在已调用所述模式且数据传送已开始之后)发生。在图9b的实例中，控制器30通过断言从快闪存储器装置10到控制器30的数据传送期间的地址锁存启用信号ALE来请求数据传送中止。作为响应，快闪存储器装置10中止读取启用信号RE_和写入启用信号WE_(当处于低电平或高电平时，如图所示)，且因此在中止读取启用信号RE_和写入启用信号WE_之后延迟发布下一数据字。给定在此高级模式中读取启用信号RE_、写入启用信号WE_和输入/输出线I/O1到I/On的快速切换速率，预期一个或两个额外数据字以及读取启用信号RE_与写入启用信号WE_的相应边沿可由快闪存储器装置10在地址锁存启用信号ALE被驱动为有效高以请求中止之后被驱动。在此实例中，控制器30已断言输出数据字D_out(4)期间的地址锁存启用信号ALE，且快闪存储器装置10通过保持输出数据字D_out(6)期间的读取启用信号RE_、写入启用信号WE_和输入/输出线I/O1到I/On的进一步转变来进行响应。
此对进一步数据传送的中止继续，直到控制器30执行过程54以对地址锁存启用信号ALE解除激活因此结束中止为止。如图9b所示，中止状态在控制器30将地址锁存启用信号ALE取为无效低状态后结束。根据本发明的此实施例，地址锁存启用信号ALE的此转变充当用于来自快闪存储器装置10的下一输出数据字(在此实例中即为数据字D_out(7))的读取数据选通。在此初始中止后数据字之后，快闪存储器装置10再次通过如图所示断言读取启用信号RE_和写入启用信号WE_的转变而产生选通信号。在此实例中，写入启用信号WE_的下一操作转变是中止周期结束之后用于第二输出数据字D_out(8)的选通，且读取启用信号RE_的下一操作转变是中止周期结束之后用于第三输出数据字D_out(9)的选通。高级模式读取数据传送在过程56中继续，如图9b所示。
返回参看图5a，高级模式读取数据传送继续，直到当控制器30希望终止传送(其在过程58、59中向快闪存储器装置10指示)的此类时间为止。通常，此传送将在控制器30确定正到达快闪存储器装置10内的页的结尾时终止，但所述传送也可能由控制器30出于其它原因(例如，当接收到用于操作的所有所需数据时)而终止。
根据此实例，为了终止此数据传送，控制器30首先在过程58中例如通过如上所述那样断言地址锁存启用信号ALE的有效高电平来发布中止。图9c说明终止过程58、59的此实例，其中展示高级读取数据传送操作期间的地址锁存启用信号ALE的转变。过程58的此中止操作通过控制器30在中止操作期间执行过程59而转换成高级读取数据传送的终止。或者，可在快闪存储器装置10本身确定其输出数据已到达页的结尾之后执行过程59，在此情况下，快闪存储器装置10本身将读取启用信号RE_和写入启用信号WE_维持在其最后电平，并维持输入/输出线I/O1到I/On上的当前(即，最后)输出数据字；在此情况下，地址锁存启用信号ALE将保持无效低。在图9c所示的实例中，此数据传送通过控制器30在地址锁存启用信号ALE为有效高的同时断言命令锁存启用信号CLE上的有效高电平而终止。响应于命令锁存启用信号CLE的此转变，快闪存储器装置10控制其输出驱动器将输入/输出线I/O1到I/On置于高阻抗状态中，且还释放其对应于读取启用信号RE_和写入启用信号WE_的导体控制，在所述两种情况下均准许控制器30在适当时控制这些线，同时避免数据竞争问题。如图9c的实例中所示，因为中止和终止操作在读取启用信号RE_和写入启用信号WE_处于低电平的情况下发生，所以一旦控制器30控制了读取启用信号RE_和写入启用信号WE_，其就将驱动相应线上的无效高电平，从而导致如图所示的转变；如果中止和终止操作在这些信号中的任一者或两者已处于高电平的情况下发生，那么所述线上当然将不存在转变。
快闪存储器装置10接着返回到正常操作模式(“传统”模式)，从而将控制传回到图5a的流程图中的过程44。根据本发明的此优选实施例，新的高级模式读取数据传送将需要启始过程48的另一实例。
进一步作为替代，如果控制器30对芯片启用信号CE_解除断言，那么将发生无条件终止。然而，预期此不受控的终止将导致快闪存储器装置10和控制器30内部和外部的“假信号”和其它虚假及未指定事件。
根据本发明的此优选实施例，还提供高级高性能模式用于从控制器30到快闪存储器装置10的数据传送，换句话说用于写入数据传送操作。图5b的流程图连同图9a和9d到9e的时序图一起说明此操作，如现将描述。
为了实行高级模式写入数据传送，快闪存储器装置10从正常操作模式开始，如在过程60中进入。如在读取数据传送的情况下，可在过程62中首先实行正常模式操作(如果有的话)。在过程64中，控制器30在此正常操作模式中将地址值发布到快闪存储器装置10，如上文相对于图4b所描述。并且，在过程66中，控制器66以与针对上文相对于图9a所描述的高级读取数据传送执行的类似的方式启始高级数据传送模式。预期将通过过程66执行此高级模式中的写入数据传送，与读取数据传送大致相同，只是存在不同的命令值IDT_WR_CMD，以指示高级模式数据传送是写入操作(控制器30到快闪存储器装置10)而不是读取。此不同的值准许在写入传送本身的过程中使用写入启用信号WE_和读取启用信号RE_两者，如下文将描述。
在过程68中，控制器30和快闪存储器装置10实行高级写入数据传送。图9d说明此操作的实例中的信号的时序，包含过程66，其中控制器30将命令值IDT_WR_CMD、命令锁存启用CLE的有效高电平与写入启用信号WE_的有效低脉冲的组合发布到快闪存储器装置10，因此启始高级模式数据传送。如在先前实例中，地址锁存启用信号ALE维持在无效低电平，且芯片启用信号CE_维持在有效低。并且，因为此操作将是数据写入，所以读取启用信号RE_(图9d中未展示)将由控制器30始终保持为无效高。因为在本发明的此实施例中，写入数据传送过程68保持处于控制器30的完全控制下，所以命令IDT_WR_CMD的发布与写入数据传送的开始之间的等待时间可能比读取数据传送(图9a)中的在第一输出数据字之前的等待时间短得多。优选地，对应于启始命令IDT_WR_CMD的写入启用信号WE_的脉冲的上升沿与对应于如图所示的第一输入数据字D_in(0)的写入启用信号WE_(或读取启用信号RE)的第一脉冲的下降沿之间逝去了指定时间。
在本发明的此优选实施例中，一旦写入数据传送开始，写入启用信号WE_和读取启用信号RE_的下降沿就充当由控制器30断言的写入数据选通。当然，可替代地使用这些信号的上升沿。另外，如在读取数据传送的情况下，此写入操作中的数据传送速率通过写入启用信号WE_和读取启用信号RE_彼此具有异相关系(优选地，180°相位关系以使数据传送速率最大化)而增加。如图9d所示，这准许控制器30与写入启用信号WE_和读取启用信号RE_两者的每一下降沿同步将新的有效写入数据字D_in(k)发布到输入/输出线I/O1到I/On上。因此，对于与正常传统操作模式中相同的写入启用信号WE_和读取启用信号RE_的频率，此高级模式中的写入数据传送速率可接近于正常操作模式写入操作的数据速率的两倍。
根据本发明的此实施例，返回参看图5b，还在高级模式写入数据传送期间执行中止决策69。通常，对写入中止的需要只由控制器30确定，预期快闪存储器装置10可在此数据速率下在没有缓冲器溢出等的情况下接收输入数据。如果不必进行任何中止(决策69为“否”)，那么数据传送在过程72中继续。如果控制器30要求中止(决策69为“是”)，那么在过程70中实行写入数据传送的中止。在此实例中，简单地通过控制器30将写入启用信号WE_和读取启用信号RE_的状态延长为必需的那样长来实行中止过程70。此中止可在任一状态(写入启用信号WE_和读取启用信号RE_保持为高或保持为低)下执行；图9d说明写入数据字D_in(2)的持续时间期间的中止过程70，在所述持续时间期间写入启用信号WE_保持为低且读取启用信号RE_保持为高。当然，控制器30在中止过程70期间不发布额外写入数据字D_in(k)。中止周期的结束仅通过控制器30驱动写入启用信号WE_或读取启用信号RE_的下降沿转变连同图9d所示的实例中的下一有效写入数据字D_in(3)来实行，以继续写入数据传送(过程72)。
并且，如在读取数据传送的情况下，数据和控制信号(输入/输出线I/O1到I/On，以及用于写入启用信号WE_和读取启用信号RE_的线)的电压电平优选处于低于常规电平的电压电平，例如高逻辑电平与低逻辑电平之间存在1.8伏的“摆幅”。如上文详细论述，此较低电压总线将维持由此高级写入数据传送模式消耗的功率处于或低于在正常操作模式中操作的常规快闪存储器系统在一半数据速率下消耗的功率。
返回参看图5b以及图9e，以与读取数据传送的终止相同的方式实行写入数据传送的终止。在过程74中，控制器30在过程74中断言地址锁存启用信号ALE为有效高电平以中止传送，且接着在过程76中断言命令锁存启用信号CLE为有效高电平(同时维持地址锁存启用信号ALE为高)，这于是终止写入数据传送。图9e说明终止写入数据传送中的各种信号的时序。写入启用信号WE_和读取启用信号RE_在已锁存最后数据字D_in(5)(在此实例中)之后保持在或被驱动到如图9e所示的高电平。在通过分别保持地址和命令锁存启用信号ALE、CLE处的高电平持续指定脉冲宽度而实现终止高级模式写入数据传送之后，接着再次进入快闪存储器装置10和控制器30的正常操作模式。
在此实例中，正常操作模式实际上是“默认”操作模式，其考虑到要求命令的执行来调用高级模式，且考虑到快闪存储器装置10的操作在数据传送终止时返回到正常操作模式(即，不要求执行命令)。或者，快闪存储器装置10可经配置以使得要求执行命令来进入高级数据传送模式和正常操作模式两者，使得一旦快闪存储器装置10处于高级数据传送模式，其就将保持在所述模式中，直到控制器30发布返回到正常操作模式的命令且快闪存储器装置10执行所述命令为止。当然，此方法涉及命令序列本质上的额外开销。
进一步作为替代，预期快闪存储器装置10的“默认”操作模式可以是高级数据传送模式，使得除非控制器30发布将快闪存储器装置10置于正常操作模式中的命令，否则所有数据传送均在高级模式中执行。在此情况下，预期控制器30可作出读取还是写入高级模式操作的某一指示，以准许读取和写入启用信号两者如上文所论述对数据进行选通。根据本发明的此替代实施例，一旦快闪存储器装置10处于正常操作模式中，数据传送的完成就将导致快闪存储器装置10返回到高级数据传送模式。
预期所属领域的技术人员参考本说明书后将了解进入和退出快闪存储器装置10的各种操作模式的其它替代方法，且还预期这些和此类其它替代实施方案属于如所主张的本发明的范围内。
因此，根据本发明优选实施例的快闪存储器装置10、控制器30和快闪存储器卡25提供优于常规装置和系统的重要优点。本发明实现高数据传送速率(接近于常规装置和系统的数据速率的双倍)，同时仍提供与不具有高级能力的“传统”装置的命令和信号兼容性。另外，高级数据传送模式中涉及的较低总线电压信号维持总体装置和系统电流和功率消耗接近或甚至低于常规快闪存储器装置和系统的电流和功率消耗。
因此，预期本发明尤其可有益于其中数据传送速率尤其关键的那些数字系统应用。如上文所论述，一个此类应用是高性能数字照相机。在此类相机中，图像分辨率(且因此每图像俘获的数据)现超过10兆像素，现可在市场上购得多达12.4兆像素相机。然而，从图像传感器到快闪存储器的数据传送速率是关键的，因为此数据传送速率是可俘获图像的速率方面的直接因素，通常由相机用户体验为“快门滞后”。并且，因为相机用户主要关注于所遇到的绝对延迟(即，与每一图像中获取的数据量无关)，所以随着图像分辨率增加，对于数据传送速率的此负担也加剧。此类高数据传送速率的另一潜在应用在于使用固态快闪存储器作为计算机系统中的大容量存储媒体，从而实质上代替常规上使用的一些或所有磁盘驱动器大容量存储装置。预期使用固态存储器而不是磁盘驱动器的能力实现计算机系统的进一步小型化和便携性，且还大大增加现代便携式和手持式系统的功能性。
尽管已根据本发明的优选实施例描述了本发明，但当然预期所属领域的技术人员在参考本说明书及其附图后将了解对这些实施例的修改和替代，此类修改和替代获得本发明的优点和益处。预期此类修改和替代属于本文主张的本发明的范围内。