附图说明
图1是表示本发明一实施例的功率半导体装置的俯视图。
图2是沿着图1虚线A-A′的剖视图。
图3是沿着图1虚线B-B′的剖视图。
图4是表示图2的元件部结构的部分剖视图。
图5是示意地表示沿图2虚线C-C′的水平剖视图。
图6是为了模拟在图1的功率半导体装置中的电场分布和电势分布而修改了图2的一部分进行表示的剖视图。
图7是为了模拟现有功率半导体装置中的电场分布和电势分布而截断与图6对应的部分进行表示的剖视图。
图8是为了模拟在图1的功率半导体装置中的电场分布和电势分布而修改了图3的一部分进行表示的立体图。
图9是为了模拟现有功率半导体装置中的电场分布和电势分布而截断与图8对应的部分进行表示的立体图。
图10是表示对在图6、图7所示装置截面中的n型区表面附近的电场分布进行模拟的结果的图解。
图11是表示改变装置条件对在图6、图7所示装置截面中的n型区表面附近的电场分布进行模拟的结果的图解。
图12是表示对在图8、图9所示装置截面中的n型区表面附近的电场分布进行模拟的结果的图解。
图13是表示改变装置条件对在图8、图9所示装置截面中的n型区表面附近的电场分布进行模拟的结果的图解。
图14是表示对在图6和图7所示的装置截面中的耐压进行模拟的结果的图解。
图15是表示对在图8和图9所示的装置截面中的耐压进行模拟的结果的图解。
图16是表示对在图6所示装置截面中的电势分布进行模拟的结果的图解。
图17是表示对在图7所示装置截面中的电势分布进行模拟的结果的图解。
图18是表示改变装置条件对在图6所示装置截面中的电势分布进行模拟的结果的图解。
图19是表示改变装置条件对在图7所示装置截面中的电势分布进行模拟的结果的图解。
图20是表示对在图8所示装置截面中的电势分布进行模拟的结果的图解。
图21是表示对在图9所示装置截面中的电势分布进行模拟的结果的图解。
图22是表示改变装置条件对在图8所示装置截面中的电势分布进行模拟的结果的图解。
图23是表示改变装置条件对在图9所示装置截面中的电势分布进行模拟的结果的图解。
图24是表示本发明变形例的功率半导体装置的元件部的结构的部分剖视图。
图25是表示超结构造的变形例的水平剖视图。
图26是表示超结构造的变形例的水平剖视图。
图27是表示超结构造的变形例的水平剖视图。
图28是表示构成超结构造的p-柱层的变形例的纵剖视图。
图29是表示构成超结构造的p-柱层的变形例的纵剖视图。
图30是表示构成超结构造的p-柱层的变形例的纵剖视图。
具体实施方式
下面，参照附图详细说明本发明一实施例的功率半导体装置。
图1是表示本发明一实施例的功率半导体装置的俯视图。另外，图2是沿着图1虚线A-A′的剖视图。图3是沿着图1虚线B-B′的剖视图。
如图1中所示，本实施例的纵型功率半导体装置由元件部11、以及包围元件部11地设置于元件部11的外周部的终端部12构成。
如图2、图3所示，元件部11是在例如硅等的n+半导体基板13上排列形成多个平面栅极(planar gate)型的纵型MOSFET 14的区域。下面，参照图4说明MOSFET 14的结构。
图4是放大表示在元件部11中形成的平面栅极型的纵型MOSFET 14结构的部分剖视图。如图4所示，在平面栅极型的纵型MOSFET 14中，在n+半导体基板13上形成n型区15。在n型区15的表面上，多个第一p基层16相互分开地形成为带状。在这些第一p基层16的表面，浓度分别高于第一p基层16的第一p+接触层17相互分开地形成为带状。此外，在第一p基层16和第一p+接触层17的边界附近的第一p基层16的表面上，分别相互分开地形成多个n+源层18。
在n型区15的表面上，在包含相邻的第一p基层16的一部分的这些第一p基层16之间、即p+接触层17层上面之间的位置处，分别形成由例如多晶硅构成的第一栅电极20-1，这些第一栅电极20-1均被由例如SiO2构成的第一绝缘层19覆盖。在第一绝缘层19之间以及在第一绝缘层19上，以覆盖元件11和后述的终端部12的一部分区域的方式，形成大致正方形的源电极21。而且，在n+半导体基板13的整个背面形成漏电极22。
如图2、图3、图4所示，在上述的元件部11的n型区15上，形成作为漂移层发挥功能的元件部超结结构区23-1(下面，称为元件部SJ结构区23-1)。元件部SJ结构区23-1包括多个元件部p-柱层23-1a和这些元件部p-柱层23-1a之间的n型区15(下面，将该区称为元件部n-柱层23-1b)。其中，多个元件部p-柱层23-1a是从各自的第一p基层16向深度方向延长形成的区域。图5是示意地表示沿图2虚线C-C′的水平剖视图。如图5所示，元件部柱层23-1a、23-1b例如条纹状地交替排列。
另一方面，如图2、图3所示，在终端部12的n+半导体基板13上，形成与元件部11的n型区15一体形成的n型区15。另外，在终端部12的n型区15的表面，在与源电极21接触的区域形成第二p基层24。在该第二p基层24的表面，形成浓度高于该第二p基层24的第二p+接触层25。此外，虽然图中没有显示，但是第二p基层24连接到第一p基层16的两端部，并且将该第一p基层16全部包围地形成为环状。同样，第二p+接触层25，连接到第一p+接触层17的两端部，并且，将该第一p+接触层17全部包围地形成为环状。
在终端部12的n型区15表面上的一部分上，形成由例如SiO2构成的第二绝缘层27-1。具体而言，在终端部12的n型区15表面上的、与后述的源电极21接触的区域以及后述的第三p基层28-1上进行开口而形成第二绝缘层27-1。另外，第二绝缘层27-1与上述第一绝缘层19的、在第一栅电极20-1和n型区15之间的部分一体形成。
在第二绝缘膜27-1上，形成由多晶硅构成的第二栅电极20-2。该第二栅电极20-2与上述第一栅电极20-1一体形成，如图1的虚线所示，分别与第一栅电极20-1的两端部连接，并且，将该第一栅电极20-1全部包围地形成为环状。
在第二栅电极20-2上和在第二绝缘层27-1上，形成由例如SiO2构成的第三绝缘层27-2。具体而言，对第二栅电极20-2上的一部分进行开口以形成第三绝缘层27-2。另外，该第三绝缘层27-2与上述第一绝缘层19的、与第一栅电极20-1的上部和侧部接触的部分一体形成。
在第三绝缘层27-2上的、包含被开口的一部分的区域上，形成栅场平面电极26。栅场平面电极26在开口部分与第二栅电极20-2接触地形成。
另外，在上述元件部11上形成的源电极21形成为与第二p+接触层25相接触，并且隔着第三绝缘层27-2覆盖第二栅电极20-2的一部分。
另外，在终端部12的n型区15的外周部表面上，形成第三p基层28-1。在该第三p基层28-1表面的、第三p基层28-1和n型区15的边界部附近处，形成n+层28-2。
此外，在比第三p基层28-1靠内侧的n型区15的表面上，隔着第二绝缘层27-1形成由多晶硅构成的EQPR(Equivalent Potential Ring：等电势环)电极28-3。在该EQPR电极28-3上，隔着第三绝缘层27-2形成EQPR取出电极28-4。该EQPR取出电极28-4形成为，一部分经由第三绝缘膜27-2上形成的开口部与EQPR电极28-3的上表面相接触、另一部分经由贯穿第三绝缘膜27-2和第二绝缘膜27-1的开口部与n+层28-2的上表面相接触。此外，当在漏电极22上施加电压时，EQPR电极28-3成为与漏电极22几乎相同的电势。
这种n型区15的外周部的结构能够抑制在产生例如在第二、第三绝缘层27-1、27-2中混入Na(钠)等可动离子的异常状况时产生的耗尽层向装置外部扩展。因此，能够抑制来自切割(dicing)面的泄漏电流。
如图2、图3所示，在如上所述的终端部12的n型区15也形成作为漂移层发挥功能的终端部超结结构区23-2(下面，称为终端部SJ结构区)。该终端部SJ结构区23-2包括多个终端部p-柱层23-2a和这些终端部p-柱层23-2a之间的n型区15(下面，称该区为终端部n-柱层23-2b)。其中，多个终端部p-柱层23-2a从终端部12的n型区15表面向深度方向延长形成。这些终端部SJ结构区23-2在从其与元件部11的边界部开始、朝着元件外部方向直到终端部12的大约中央部分的区域上形成。
这些终端部SJ结构区23-2与元件部SJ结构区23-1一体形成，由元件部SJ结构区23-1和终端部SJ结构区23-2形成SJ结构区23。
此外，在SJ结构区23的外周部表面上，如图2、图3所示，设置n型杂质层29。如图5所示，该n型杂质层29在SJ结构区23的外周部分的表面上形成为环状。另外，该n型杂质层29不同于以往公知的场阻断层中所采用的n型层，按照充分耗尽的杂质浓度(例如与柱层相同程度的浓度)形成。
在上述说明的本实施例的功率半导体装置中，作为形成SJ结构区23的方法有例如以下的方法。即，首先，在n+半导体基板13上外延生长n型区15。然后，在该n型区15的上部设置具有带状开口部的抗蚀层，将该抗蚀层用作掩模，在n型区15中注入例如硼(B)。通过重复该外延生长和硼(B)注入，形成元件部p-柱层23-1a和终端部p-柱层23-2a。由此，能够形成元件部p-柱层23-1a、终端部p-柱层23-2a、元件部n-柱层23-1b和终端部n-柱层23-2b。另外，在形成上述SJ结构区23之后，在形成了SJ结构区23的n型区15之上，形成了具有露出SJ结构区23的外周部表面的开口部的抗蚀层，将该抗蚀层作为掩模，在SJ结构区23的外周部注入例如磷(P)，从而形成n型杂质层29。
在此，为了考察在本实施例的功率半导体装置中所形成的电场分布、电势分布以及耐压，进行下面的模拟。图6是为了模拟在图2所示的本实施例的功率半导体装置的截面中的电场分布等而修改了图2的一部分进行表示的剖视图。图7是为了模拟现有功率半导体装置的截面中的电场分布等而去除图6所示的n型杂质层29进行表示的剖视图。
另外，图8是为了模拟在图3所示的本实施例的功率半导体装置的截面中的电场分布等而修改了图3的一部分进行表示的剖视图。图9是为了模拟现有功率半导体装置中的电场分布等而去除图8所示的n型杂质层29进行表示的剖视图。
另外，在下面图6至图9所示剖视图的说明中，对与图2、图3相同的结构赋予相同的附图标记，省略说明，此处，简要说明不同于图2、图3的结构。
图6至图9所示的p基层16(24)是将图2、图3所示的第一p基层16和第二基层24相连接的结构。此外，图6至图9所示的p+接触层17(25)是与图2、图3所示的第一p+接触层17和第二p+接触层25相连接的结构。它们的结构不影响终端部的耐压，因此设为简单的结构。
此外，图6至图9所示的栅&源电极21(20-1、20-2、26)是一体化图2、图3所示的第一、第二栅电极20-1、20-2、栅场平面电极26和源电极21的结构。该结构是为了使各个电极20-1、20-2、21、26的电势成为等电势(接地)进行模拟而被简化的结构。基于相同的理由，图6至图9所示的EQPR电极28-2(28-4)是一体化图2、图3所示的EQPR电极28-3和EQPR取出电极28-4的结构。
另外，图6至图9所示的图中的X点是栅&源电极21(20-1、20-2、26)的端部，图中的Y点是n型杂质层29的元件部侧端部，图中的Z点是SJ结构区23的外周部11端部。
利用图6至图9所示结构的功率半导体装置进行模拟。利用图10至图23说明其结果。
图10是表示在p柱层23a与n-柱层23b的杂质浓度相等的情况(平衡条件)下图6、图7所示装置截面中的n型区15表面附近的电场分布的模拟结果的图解。在图10的图解中，横轴表示沿着装置截面的水平方向的位置，纵轴表示电场强度。另外，下面的图10至13所示的图解中的纵轴和横轴具有相同的含义。
如图10所示，电场分布形成为与p-柱层23a的排列相对应地具有多个峰值。然而，图6所示装置截面中形成的电场分布(图中实线)与图7所示装置截面中形成的电场分布(图中虚线)相比较，Y点-Z点之间的电场强度低下。
图11是表示在p-柱层23a的杂质浓度高于n-柱层23b的杂质浓度的情况(p富足条件)下在图6、图7所示装置截面中的n型区15表面附近的电场分布的模拟结果的图解。如图11所示，即使在p富足条件的情况下，在图6所示装置截面中形成的电场分布(图中实线)与图7所示装置截面中形成的电场分布(图中虚线)相比较，Y点-Z点之间的电场强度仍然低下，特别是在Z点附近，电场强度大幅下降。
图12是表示在平衡条件下在图8、图9所示装置截面中的n型区15表面附近的电场分布的模拟结果的图解。如图12所示，与图10、图11相比，电场分布均匀。而且，在图8所示装置截面中形成的电场分布(图中实线)与在图9所示装置截面中形成的电场分布(图中虚线)相比较，Y点-Z点之间的电场强度低下。
另外，图12所示的电场分布形成为几乎不具有图10、图11所示的多个电场峰值。这是因为，图8、图9所示的装置截面是截取一个p-柱层23a的截面。因此，可以推断，在偏移截面的位置截取一个n-柱层23b而成的截面中，能够以强度小于图12所示的电场来形成大致均匀的电场分布。
图13是表示在p富足条件下图8、图9所示装置截面中的n型区15表面附近的电场分布的模拟结果的图解。如图13所示，即使在p富足条件的情况下，在图8所示装置截面中形成的电场分布(图中实线)与在图9所示装置截面中形成的电场分布(图中虚线)相比较，Y点-Z点之间的电场强度仍然低下，特别是在Z点附近，电场强度大幅下降。
从图10至图13中发现，通过在SJ结构区23的外周部表面上形成n型杂质区29，能够降低n型杂质区29(Y点-Z点之间)上的电场强度。另外，可以知道，在图8所示的装置截面中，在p富足条件的情况下，n型杂质区29的外侧端部(Z点附近)的电场强度特别大幅地下降。
这种结果的理由正如以下所述。也就是说，通过在SJ结构区23的外周部表面上形成n型杂质层29，能够强制地使SJ结构区23的外周部表面的p-柱层23a成为n富足状态(n-柱层23b的杂质浓度高于p-柱层23a的杂质浓度的状态)。
这样，通过在SJ结构区23的外周部表面上形成n型杂质区29，能够降低该区29上的电场。因此，能够提高耐压。图14是表示对在图6、图7所示的装置截面中的耐压进行模拟的结果的图解。此外，图15是表示对在图8、图9所示的装置截面中的耐压进行模拟的结果的图解。
如图14所示，在图6、图7所示的装置截面中，无论条件如何，耐压都略有提高。此外，如图15所示，在图8、图9所示的装置截面中，在平衡条件下，耐压略有提高。然而，在p富足的条件下，耐压显著提高，大约有200伏的程度。该结果与图10至图13所示的电场分布模拟结果也是相一致的。
另外，图10至图13所示的电场分布的模拟结果与图16至图23所示的电势分布的模拟结果也是一致的。图16是表示在平衡条件下图6所示截面中的电势分布的模拟结果的图解。另外，图17是表示在平衡条件下图7所示截面中的电势分布的模拟结果的图解。在图16、图17的图解中，各图中的曲线表示等势线。此外，在下面的图18至图23中所示的图解中，各图中的曲线表示相同的含义。
可以看出，与图17所示的等势线分布相比，图16所示的等势线分布在SJ结构区23的外周部表面上更稀疏。这个情况与图10所示的结果一致。另外，能够使等势线分布稀疏的理由如下所述。也就是说，通过设置n型杂质区29，能够强制地使p-柱层23a成为n富足状态，因此能够抑制耗尽层向外延长。结果，能够使n型杂质区29表面的等势线分布稀疏。
图18是表示在p富足条件下图6所示截面中的电势分布的模拟结果的图解。另外，图19是表示在p富足条件下图7所示截面中的电势分布的模拟结果的图解。可以看出，与图19所示的等势线分布相比，图18所示的等势线分布在SJ结构区23的外周部表面上更稀疏。这个情况与图11所示的结果一致。
图20是表示在平衡条件下图8所示截面中的电势分布的模拟结果的图解。另外，图21是表示在平衡条件下图9所示截面中的电势分布的模拟结果的图解。可以看出，与图21所示的等势线分布相比，图20所示的等势线分布在SJ结构区23的外周部表面中变得稀疏。这个情况是与图12所示的结果一致。
图22是表示在p富足条件下图8所示截面中的电势分布的模拟结果的图解。另外，图23是表示在p富足条件下图9所示截面中的电势分布的模拟结果的图解。可以看出，与图23所示的等势线分布相比，图22所示的等势线分布在SJ结构区23的外周部表面上更稀疏。这个情况与图13所示的结果一致。
如图16至23所示，图10至图13所示的电场分布的模拟结果对应于电势分布的模拟结果。
如上所述，在本实施例的纵型功率半导体装置中，在SJ结构区23的外周部表面上形成n型杂质层29。因此，即使元件部p-柱层23-1a和元件部n-柱层23-1b、终端部p-柱层23-2a和终端部n-柱层23-2b的杂质浓度的平衡分别向p富足侧偏移的情况下，也能够降低SJ结构区23的外周部表面中的电场。而且，在p富足的情况下，降低电场的效果特别显著。因此，能够提高装置的耐压和可靠性。
以上说明了本发明一实施例的功率半导体装置。然而，本发明不限于上述实施例。
例如，在本发明中，在元件部11上形成的纵型功率用半导体元件的一种方式的纵型MOSFET，除了平面栅极型以外，沟槽栅极型也能取得上述同样的效果。在图24中，示出了沟槽型的纵型MOSFET的剖视图。如图24所示，该沟槽型MOSFET 40通过在高浓度n+半导体基板41的表面上外延生长n型区42而形成。在该n型区42上，形成有p基层43。在贯穿该p基层43而到达n型区42的区域中形成沟槽栅极44。该沟槽栅极44经由绝缘层45埋设作为栅电极发挥功能的poly-Si4。此外，在p基层43的表面，在与沟槽栅极44上形成的绝缘层45接触的区域上形成n+源层46。并且，在形成有沟槽栅极44和n+源层46的p基层43的表面，形成源电极47，在n+半导体基板41的背面上，形成漏电极48。而且，在这样沟槽栅极型MOSFET 40的n型区42中，形成有超结结构区23。
另外，虽然上述平面栅极型MOSFET 14或沟槽栅极型MOSFET 40是n沟道型MOSFET，但是也可以是将n型杂质层29以外的导电型全部颠倒的、称作p沟道型MOSFET。
此外，纵型功率半导体元件也可以是例如IGBT(集成门双极型晶体管)等其它晶体管。而且，IGBT的情况下，源电极21和漏电极22分别被替换为发射极和集电极。此外，作为晶体管的元结构要素，在n+半导体基板13的背面和漏电极22之间设置p集电极层。
此外，在本实施例中的n型杂质区15形成有如图5所示那样的带状的SJ结构区23。然而，由元件部p-柱层23-1a和终端部p-柱层23-2组成的p-柱层23a的水平截面形状，例如可以是图25至图27所示的点状、锯齿状、网格状等。此外，p-柱层23的垂直截面形状在本实施例中是例如图2所示的矩形，但还可以是如图28所示那样具有锥形的结构，也可以是如29所示那样深度方向的端部形状弯曲的结构。此外，如图30所示，也可以是丸子串(団子)的结构。特别在如上所述的通过重复外延生长和杂质注入的方法来形成p-柱层23a的情况下，就会产生图30所示的丸子串的结构。
并且，在上述实施例中的纵型功率半导体装置中，在终端部12上形成有栅场平面电极26，但是也可以在终端部12上形成Resurf(Reduced SurfaceField：降低表面电场)层或保护环层。