填充电路单元 【技术领域】
本发明涉及一种填充电路单元，尤其涉及一种搭配接低与接高电路的填充电路单元。
背景技术
在现今的数字集成电路设计流程中，为了符合高度自动化的需求，通常会采用标准单元库(standard cell library)来完成所需的布局设计。由于标准单元库中已具备各种常用的单元类型(cell type)，例如AND、OR、NOT等基本逻辑门电路，客户可依据设计的架构套用标准单元库中现有的单元类型来迅速拼出所需的设计。
为了符合制程的需求，每个设计单元在经由自动化工具拼凑出来时通常会呈现一矩型的形状，使输入/输出端(I/O)可顺利排列在完成的设计单元的周边。在大部分情况下，由许多单元拼凑出的一个完整设计都无法呈现出完美的矩型，且会留有一些空隙。为了填补这些空隙，常见的作法是以填充电路单元(filler circuit cell)来填满单元与单元之间或输入/输出端之间的间隙，以满足设计规则检查(design rule check)等设计上的需求。一般填充电路单元主要区分为空心图案类型及电容类型等两大类。其中空心图案类的填充电路单元本身并无电路设计，其主要是用来填满上述单元之间的空隙，使整个制程不至因图案密度不完整而产生不一致(non‑uniformity)。电容类型的填充电路单元则是提供一种稳定电压的作用，使输入/输出端及单元之间不至因电源端的突波(switching surge)而影响整个运作。
请参照图1，图1为已知以MOS晶体管来实现电容类型填充电路单元的电路示意图。如图1所示，已知填充电路单元主要包含一NMOS晶体管12、一PMOS晶体管14以及二电压源(Vdd/Vss)分别连接至NMOS晶体管12与PMOS晶体管14。其中，NMOS晶体管12包含一栅极16、一源极18与一漏极18，且栅极16是直接连接至电压源Vdd，而源极18与漏极18则是连接至另一电压源Vss。PMOS晶体管14同样一栅极20、一源极22与一漏极22，且栅极20是直接连接至电压源Vss，而源极22与漏极22则是连接至电压源Vdd。
上述已知的填充电路单元虽可用来填满单元之间的空隙，但由于填充电路单元中NMOS晶体管12的栅极16与PMOS晶体管14的栅极20是直接连接至电压源Vss或Vdd，当一脉冲波形干扰(glitch)产生时，突发的偏压会使集中的电流直接导入晶体管通道表面的闸介电层/反转层并损毁整个晶体管。
【发明内容】
因此本发明的主要目的是提供一种改良的填充电路单元以解决上述已知问题。
本发明优选实施例是公开一种填充电路单元，包含有一去耦合电容、一接低(tie low)电路与一接高(tie high)电路。其中去耦合电容包含一第一N型金属氧化物半导体(NMOS)晶体管与一第一P型金属氧化物半导体(PMOS)晶体管，且第一NMOS晶体管的源极/漏极是连接一第二电源，而第一PMOS晶体管的源极/漏极是连接一第一电源。接低电路是设于第一PMOS晶体管及第二电源之间，其包含一第二NMOS晶体管与一第二PMOS晶体管，而接高电路则设于第一NMOS晶体管及该第一电源之间，其包含一第三NMOS晶体管与一第三PMOS晶体管。
本发明另一实施例是公开一种填充电路单元，包含一去耦合电容以及一稳压单元。其中去耦合电容包含一第一MOS晶体管，且第一MOS晶体管的源极/漏极连接一第一电源。稳压单元则包含一第二MOS晶体管与一第三MOS晶体管。
【附图说明】
图1为已知一MOS晶体管电容类型的填充电路单元的电路示意图。
图2为本发明优选实施例的一填充电路单元的电路示意图。
图3为本发明另一实施例的一填充电路单元的电路示意图。
图4为图3中填充电路单元的结构示意图。
【主要元件符号说明】
12 NMOS晶体管 14 PMOS晶体管
16 栅极 18 源极/漏极
20 栅极 22 源极/漏极
32 去耦合电容 34 稳压单元
36 PMOS晶体管 38 栅极
40 源极/漏极 42 NMOS晶体管
44 PMOS晶体管 46 栅极
48 源极/漏极 50 栅极
52 源极/漏极 62 去耦合电容
64 接低电路 66 接高电路
68 PMOS晶体管 70 NMOS晶体管
72 栅极 74 源极/漏极
76 栅极 78 源极/漏极
80 NMOS晶体管 82 PMOS晶体管
84 栅极 86 源极/漏极
88 栅极 90 源极/漏极
92 NMOS晶体管 94 PMOS晶体管
96 栅极 98 源极/漏极
100 栅极 102 源极/漏极
104 N型井 106 N+掺杂区
108 浅沟隔离 110 P型基底
112 P+掺杂区 114 N型井
116 N+掺杂区 118 P+掺杂区
120 N型井 122 N+掺杂区
124 P+掺杂区
【具体实施方式】
请参照图2，图2为本发明优选实施例的一填充电路单元的电路示意图。如图中所示，本发明的填充电路单元主要包含一去耦合电容32以及一稳压单元34连接去耦合电容32。其中，去耦合电容32包含一晶体管，例如一PMOS晶体管36。PMOS晶体管36包含一栅极38、一源极40与一漏极40。稳压单元34则包含一NMOS晶体管42与一PMOS晶体管44。NMOS晶体管42包含一栅极46、一源极48与一漏极48，PMOS晶体管44包含一栅极50、一源极52与一漏极52。
在本实施例中，稳压单元34中PMOS晶体管44的一源极/漏极52是直接连接一电压源Vdd，栅极50与另一源极/漏极52则是一起连接至NMOS晶体管42的栅极46。NMOS晶体管42的其中一个源极/漏极48是连接至去耦合电容32中PMOS晶体管36的栅极38，另一个源极/漏极48则是连接至另一电压源Vss。PMOS晶体管36的两个源极/漏极40均同时连接至电压源Vdd。
需注意的是，本实施例的去耦合电容32虽以PMOS晶体管36为例，但不局限于此，又可采用NMOS晶体管来实施，此设计也属本发明所涵盖的范围。举例来说，当去耦合电容32是由NMOS晶体管所组成时，图2所示的稳压单元34中的NMOS晶体管42及PMOS晶体管44的位置则可互相调换，例如改由PMOS晶体管44的其中一个源极/漏极52来控制去耦合电容32的栅极38开关，而另一源极/漏极52则是连接至电压源Vdd。此架构也属本发明所涵盖的范围。
另外，依照上述设计，稳压单元34主要设于两个电压源与去耦合电容32之间，其一端是直接连接至电压源Vdd，另一端则是控制PMOS晶体管36的栅极38开关，并藉此提供填充电路单元一稳定的电压。换句话说，由于PMOS晶体管36的栅极38并非直接电连接至电压源Vdd，而是通过稳压单元34中的两个晶体管达到一缓冲，因此当一脉冲干扰产生时，过高的偏压不至直接冲击到PMOS晶体管36的闸介电层/反转层而使PMOS晶体管36能避免受到损害。
请参照图3，图3为本发明另一实施例的一填充电路单元的电路示意图。如图中所示，填充电路单元主要包含一去耦合电容62、二电压源Vss与Vdd、以及一接低(tie low)电路64与一接高(tie high)电路66分别设于电压源与去耦合电容62之间。其中，去耦合电容62包含一PMOS晶体管68与一NMOS晶体管70，PMOS晶体管68包含一栅极72、一源极74与一漏极74，NMOS晶体管70包含一栅极76、一源极78与一漏极78。
接低电路64包含一NMOS晶体管80与一PMOS晶体管82。其中NMOS晶体管80包含一栅极84、一源极86与一漏极86，PMOS晶体管82包含一栅极88、一源极90与一漏极90。在本实施例中，接低电路64中PMOS晶体管82的其中一个源极/漏极90是直接电连接至电压源Vdd，PMOS晶体管82的栅极88与另一源极/漏极90则是一同连接至NMOS晶体管80的栅极84并控制NMOS晶体管80的开关。NMOS晶体管80的其中一个源极/漏极86是直接连接至去耦合电容62中的PMOS晶体管68栅极72，使PMOS晶体管68永远处于开启的状态，NMOS晶体管80的另一源极/漏极86则是连接另一电压源Vss。整体而言，接低电路64主要设在两个电压源与去耦合电容62中的PMOS晶体管68之间并作为一缓冲电路，使PMOS晶体管68的栅极72电位维持在一低电位的状态且不至在脉冲产生时直接受到脉冲的冲击而毁损。
接高电路66同样包含一NMOS晶体管92与一PMOS晶体管94，其中NMOS晶体管92包含一栅极96、一源极98与一漏极98，而PMOS晶体管94包含一栅极100、一源极102与一漏极102。类似于接低电路64的连接方式，接高电路66中NMOS晶体管92的其中一个源极/漏极98是直接连接至电压源Vss，栅极96与另一源极/漏极98则是一起连接至PMOS晶体管94的栅极100并控制PMOS晶体管94的开启。PMOS晶体管94的其中一个源极/漏极102是直接连接至去耦合电容62中的NMOS晶体管70的栅极76，使NMOS晶体管70永远处于开启的状态，而另一源极/漏极102则是连接另一电压源Vdd。整体而言，接高电路66是设在两个电压源与去耦合电容62中的NMOS晶体管70之间并作为一缓冲电路，使NMOS晶体管70的栅极76维持在一高电位的状态且不至直接受到脉冲的冲击而毁损。
请参照图4，图4为图3中填充电路单元的结构示意图。如图4所示，填充电路单元包含一组去耦合电容62，一接低电路64连接去耦合电容62的PMOS晶体管68以及一接高电路66连接去耦合电容62中的NMOS晶体管70。其中，由PMOS晶体管68所组成的去耦合电容62是设于一N型井104中，其包含：一栅极72、一源极74与一漏极74设于栅极72两侧的N型井104中、一N+掺杂区106设于源极/漏极74邻近的N型井104中作为N型井104的电接触端、以及多个浅沟隔108离隔开N+掺杂区106、PMOS晶体管68以及相邻的晶体管。PMOS晶体管68的源极74与漏极74与N+掺杂区106(即N型井104)均同时连接至电压源Vdd。
接低电路64包含一NMOS晶体管80与一PMOS晶体管82。其中NMOS晶体管80是设于一P型基底110中，其包含：一栅极84、一源极86与一漏极86设于栅极84两侧的P型基底110内、一P+掺杂区112另设于源极/漏极86邻近的P型基底110中作为P型基底110的电接触端、以及多个浅沟隔离108隔开P+掺杂区112、NMOS晶体管80以及相邻的其他晶体管与掺杂区。NMOS晶体管80的其中一个源极/漏极86与P+掺杂区112(即P型基底110)是直接连接至一电压源Vss，另一源极/漏极86则是连接至PMOS晶体管68的栅极72。
接低电路64的PMOS晶体管82是设于一N型井114中，其包含：一栅极88、一源极90与一漏极90设于栅极88两侧的N型井114中、一N+掺杂区116另设于源极/漏极90邻近的N型井114中作为N型井114的电接触端、以及多个浅沟隔离108隔开N+掺杂区116、PMOS晶体管82以及相邻的晶体管与掺杂区。PMOS晶体管82的其中一个源极/漏极90与N+掺杂区116(即N型井114)一同连接至电压源Vdd，栅极88与另一源极/漏极90则是连接至NMOS晶体管80的栅极84。
由NMOS晶体管70所组成的去耦合电容62是设于一P型基底110中，其包含：一栅极76、
![]()
源极78与一漏极78设于栅极76两侧的P型基底110中、一P+掺杂区118设于源极/漏极78邻近的P型基底110中作为P型基底110的电接触端、以及多个浅沟隔离108隔开P+掺杂区118、NMOS晶体管70以及相邻的晶体管与掺杂区。NMOS晶体管70的源极/漏极78与P+掺杂区118(即P型基底)一同连接至一电压源Vss。
接高电路66包含一NMOS晶体管92与一PMOS晶体管94。其中PMOS晶体管94是设于一N型井120中，其包含：一栅极100、一源极102与一漏极102设于栅极100两侧的N型井120中、一N+掺杂区122另设于源极/漏极102邻近的N型井120中作为N型井120的电接触端、以及多个浅沟隔离108隔开N+掺杂区122、PMOS晶体管94以及相邻的晶体管与掺杂区。PMOS晶体管94的其中一个源极/漏极102与N+掺杂区122(即N型井120)是直接连接至电压源Vdd，另一源极/漏极102则是连接至NMOS晶体管70的栅极76。
接高电路66的NMOS晶体管92是设于一P型基底110中，其包含：一栅极96、一源极98与一漏极98设于栅极96两侧的P型基底110内、一P+掺杂区124另设于源极/漏极98邻近的P型基底110中作为P型基底110的电接触终、以及多个浅沟隔离108隔开P+掺杂区124、NMOS晶体管92以及相邻的晶体管。NMOS晶体管92的其中一个源极/漏极98与P+掺杂区124(即P型基底110)是直接连接至电压源Vss，栅极96与另一源极/漏极98则是连接至PMOS晶体管94的栅极100。
以上所述仅为本发明的优选实施例，凡依本发明权利要求书所做的均等变化与修饰，皆应属本发明的涵盖范围。