半导体器件及其制造方法 本发明涉及半导体器件及其制造方法，特别涉及SRAM(静态随机存取存贮器)。
静态存贮器单元由两个高阻加载元件和四个n沟道MOS晶体管构成。图11示出静态存贮器单元的等效电路。
参照图11，MOS驱动晶体管T1和T2对中的每一个晶体管的漏分别连接到另一MOS驱动晶体管的栅，每一个漏区分别连接到加载电阻R1和R2，MOS晶体管T1和T2的源固定到地电位VSS。
电阻R1和R2的另一端加电源电压VCC，因此，由MOS晶体管T1和T2和电阻R1和R2构成的双稳态触发电路加小电流。转移MOS晶体管T3和T4连接到该双稳态触发电路的贮存节点N1和N2。
上述的四个晶体管和两个电阻构成一个一位单元。该图11中，参考数学1a指示字线，2a和2b指示数据线。
已有的静态存贮器中，由于存贮器单元的加载电阻的一端是用高浓度杂质掺杂的电源线，另一端连接到MOS驱动晶体管，在随后的热聚集中，由于有以加载电阻的高杂质浓度区至低杂质浓度区的扩散，因此，要保持电阻值则必须使电阻器有足够的长度。
但是，随着半导体器件中的集成度的增大，就不能使电阻器的长度很长。
为此，日本未审查的专利申请(日本特许公开)63-80566中提出了一种能获得高集成度的结构，同时避免了加载电阻长度影响存贮器单元长度地问题，其中，电阻加载型静态半导体存贮器中，用由绝缘层分开的多层结构的多晶硅构成加载电阻，每层电阻层经在电阻层之间的绝缘层中形成的通孔顺序互连。
图12用于说明现有例的制造方法，图2是现有的静态半导体存贮器的垂直剖面图。
参见图12，在半导体衬底1上形成转移MOS晶体管栅电极4和驱动MOS晶体管栅电极5之后，经层间场氧化层2和栅氧化层3用高浓度杂质进行离子注入而形成扩散层8。
之后，形成绝缘层9之后，在规定区域内形成接触孔10。形成多晶硅后，用光刻和腐蚀形成高电阻加载元件11的图形。
之后，形成绝缘层14，并在规定区内形成接触孔19。
此外，形成多晶硅，进行光刻腐蚀构成高电阻加载元件21图形。之后，以光刻胶作掩模用离子注入法形成用作电源线20的高阻加载元件21的端和高浓度杂质。
上述现有技术中的缺点是，制造工艺复杂。其原因是，加载电阻由两层高阻多晶硅连接而构成的。
其它的缺点是，用减小单元表面面积可以保持电阻长度，但不能增大节点容量，因而不能确定节点容量。
另一方面，日本未审查专利申请(日本特许公开)5-90540公开了一种半导体存贮器器件，其中，电容层设在公共接点，以防止α射线射到上面时造成软件错误，但它会出现或认为高阻加载元件层的长度加长的问题。
为克服现有技术中的缺陷，本发明的目的是，提供一种半导体器件，能得到足够长的加载电阻长度，也能增加节点容量，能改善工作特性，还提供了上述半导体器件的制造方法。
为达到上述目的，本发明包括以下的基本技术构思。
注意，按本发明第一方案，有静态存贮器单元的半导体存贮器件，包括在半导体衬底上形成的两个MOS驱动晶体管，分别连接两个MOS驱动晶体管中的每一个的漏的两个MOS转移晶体管和两个高阻加载元件，和加电源电压的电源线，其中，所述器件包括其上至少形成场氧化层，栅电极和扩散层的衬底，所述衬底上形成第一层间绝缘层，所述第一层间绝缘层上形成已构图的接地线，其表面用腐蚀停止层覆盖，所述第一层间绝缘层上形成第二层间绝缘层，以覆盖所述的已构图的接地线和所述的元件，并在所述第二层间绝缘层中形成穿透所述第二层间绝缘层延伸到所述腐蚀停止层的沟。在所述第二层间绝缘层的表面上和所述沟的内表面上淀积高阻加载元件层。
按本发明第二方案的有静态型存贮器单元的半导体存贮器器件，包括形成在半导体衬底上的两个MOS驱动晶体管，和两个分别连接到两个所述MOS驱动晶体管中每一个的漏的两个MOS转移晶体管高阻加载元件，和供给电源电压的电源线，其中，所述器件包括其上至少形成场氧化层、栅电极和扩散层的衬底，所述衬底上形成的第一层间绝缘层，在所述第一层间绝缘层上形成的已构图的接地线，在所述第一层间绝缘层上形成的第二层间绝缘层，以覆盖所述已构图的接地线和所述元件，所述已构图接地线的两边至少设置第一和第二接触孔，每个接触孔穿透所述第一和第二层间绝缘层从其顶表面延伸到所述栅极和所述扩散层，在所述第二层间绝缘层表面和所述第一接触孔内表面上形成第一高阻加载元件，在其间有绝缘层的所述第一高阻加载元件的表面上形成第二高阻加载元件。
本发明第三方案是提供有多个静态型存贮器单元的半导体存贮器器件的制造方法，该器件包括两个形成在半导体衬底上的MOS驱动晶体管，两个MOS转移晶体管和两个加载元件，它们连接到所述两个MOS驱动晶体管的漏，和提供电源电压的电源线，所述方法包括以下步骤：(a)在上述半导体衬底上形成场绝缘层，之后，形成栅绝缘层；(b)形成第一导电层，之后，腐蚀规定区域，形成所述MOS驱动晶体管和所述MOS转移晶体管；(c)形成第一层间绝缘层；(d)在所述第一层间绝缘层上形成第二导电层和氮化硅层，之后，按规定形状腐蚀第二导电层和氮化硅层；(e)其上形成第二层间绝缘层；(f)腐蚀所述氮化硅层和节点部分上的第一和第二层间绝缘层，在其中形成沟；(g)形成第三导电层并将其刻成规定的形状。
本发明第四方案是提供有多个静态存贮器单元的半导体存贮器器件的制造方法，该器件包括在已有栅电极和扩散层的半导体衬底上形成的两个MOS驱动晶体管，连接到所述两个MOS驱动晶体管的漏的两个MOS转移晶体管和两个加载元件，供给电源电压的电源线，所述的方法包括以下步骤：(a)在已有栅电极和扩散层的所述半导体衬底的表面上形成场绝缘层，之后，形成栅绝缘层；(b)形成第一导电层，之后，腐蚀规定区域，形成所述MOS驱动晶体管和所述MOS转移晶体管；(c)形成第一层间绝缘层和第二导电层，之后，对它们刻图，形成接地线；(d)形成第二层间绝缘层；(e)形成第一接触孔，由此露出所述驱动晶体管的部分栅电极和在所述半导体衬底上的规定区域中形成的所述扩散层的至少一部分；(f)形成第三导电层并对它构图；(g)形成第一绝缘层；(h)形成第二接触孔，由此露出所述驱动晶体管的部分栅电极和所述半导体衬底上规定区域内形成的扩散层的至少一部分。(i)形成第四导电层并对它构图，用部分第三导电层覆盖它。
图1是按本发明第一实施例的半导体存贮器器件的平面图；
图2是沿图1中A-A′线的垂直剖面图；
图3是说明按本发明第一实施例的半导体存贮器件的制造方法的工艺流程的工艺横截面图，它相应于沿图1中A-A′线切开的横截面图；
图4是说明本发明第二实施例的半导体存贮器的制造方法的工艺流程的工艺横截面图；
图5是按本发明第三实施例的半导体存贮器的平面图；
图6是沿图5中A-A′线的垂直剖面图；
图7是说明按本发明第三实施例的半导体存贮器器件的制造方法的工艺流程的工艺横截面图；它对应于沿图5中A-A′线切开的横截面图；
图8是按本发明第四实施例的半导体存贮器器件的平面图；
图9是沿图8中A-A′线的垂直剖面图；
图10是说明按本发明第四实施例的半导体存贮器器件的制造方法的工艺流程的工艺横截面图，它相应于沿图8中A-A′线切开的横截面；
图11是静态存贮器单元的等效电路图；
图12是现有的半导体存贮器器件的垂直剖视图。
结合附图说明本发明的优选实施例。
如上所述，按本发明的半导体器件的制造方法的一个实施例，是具有多个用在半导体衬底上形成的两个MOS驱动晶体管，连接到上述两个MOS驱动晶体管的漏的两个MOS转移晶体管和两个加载元件，和提供电源电压的电源线构成的静态存贮器单元的半导体存贮器器件的制造方法。该方法包括以下步骤：(a)在上述半导体衬底的表面上形成场绝缘层，之后，形成栅绝缘层；(b)形成第一导电层，之后，腐蚀规定区域，形成上述MOS驱动晶体管和上述MOS转移晶体管；(c)形成第一层间绝缘层；(d)在上述第一层间绝缘层上形成第二导电层和氮化硅层，之后，把上述第二导电层和氮化硅层腐蚀成规定形状，(e)在上面形成第二层间绝缘层，腐蚀所述氮化硅层和节点部分上的所述第一和第二层间绝缘层，在其中形成沟；(f)腐蚀上述氮化硅层上的上述第二层间绝缘层，在其中形成沟；(g)，形成第三导电层，并将其构成规定图形。
本发明包括最好是用作第三导电层的多晶硅构成的高阻加载元件。
本发明还包括对上述第三导体层构图后形成第一绝缘层的步骤，在规定区中形成作为接触孔中的用于露出第二导电层的小孔之后对第四导电层构图的步骤，即，构成接地线图形。
本发明还包括最好是由氧化硅层或氧化硅层和氮化硅层的复合层构成的第一绝缘层。
本发明的有静态存贮器单元的半导体存贮器的另一制造方法，所述静态存贮器单元包括在半导体衬底上形成的两个MOS驱动晶体管，连接到上述两个MOS驱动晶体管的漏的两个MOS转移晶体管和两个加载元件，供给电源电压的电源线，该制造方法包括以下工艺步骤：在半导体衬底上形成场绝缘层，之后形成栅绝缘层的步骤；形成第一导电层，之后，腐蚀规定区域，形成上述MOS驱动晶体管和上述MOS转移晶体管的步骤；形成第一层间绝缘层的步骤；形成第二层间绝缘层的步骤；形成第一接触孔，它露出所述半导体衬底上的规定区域内的所述驱动MOS晶体管的部分所述栅电极，和所述扩散层的至少一部分的步骤；形成第三导电层和对刻图的步骤；形成第一绝缘层的步骤；形成第二接触孔，它露出所述半导体衬底上的规定区域内形成的所述驱动MOS晶体管的部分所述栅电极和所述扩散层的至少一部分的步骤；形成第四导电层并对它构图，用第三导电层的一部分覆盖的步骤。
本发明包括用作为第三和第四导电层的多晶硅构成的高阻加载元件。
本发明还包括在构图时把第三和第四导电层接到接地线，并形成分别以第三和第四导电层作相对电极的电容器。
本发明还包括由氧化硅层或氧化硅层和氮化硅层的复合层构成的第一绝缘层。
按本发明实施例，能得到足够长的电阻长度，也能增大节点电阻，而且不会使工艺复杂。
以下将参照附图说明本发明的实施例。图11所示等效电路图也适用于本发明实施例。
图1是说明本发明实施例的SRAM单元的平面图，图2是沿图1中A-A′线的垂直剖面图。
参见图1和2，本实施例中，用在半导体衬底顶上形成多晶硅等导电层的方式，形成MOS转移晶体管的栅电极4和MOS驱动晶体管的栅电极5。
用场氧化层2把各MOS晶体管电隔开。经接触孔10用MOS转移晶体管的扩散层8连接高阻加载元件11和MOS驱动晶体管的栅电极。
此外，接地线(VSS)顶中形成的沟15中形成高阻加载元件11，用光刻胶掩盖高电阻端部，用高浓度杂质进行离子注入形成电源线20。
图3是说明按本发明的SRAM存贮器单元的实施例的制造方法的工艺流程的工艺横截面图。
参见图3说明按本发明的制造方法的实施例。
在半导体衬底1上用凹槽LOCOS法等形成厚度为100至500nm的场氧化层2，在场氧化层上形成厚度为5至20nm的栅氧化层3。
之后，形成厚度为100至300nm的多晶硅导电层，用它形成MOS驱动晶体管的栅电极。
之后，进行光刻腐蚀构成规定的形状，形成MOS驱动晶体管的栅电极5和MOS转移晶体管的栅电极4。
之后，注入剂量为1×1015cm-2的砷，形成扩散层8，以形成晶体管的源和漏。
上述工艺步骤构成的横截面结构示于图3(a)中。
之后，形成第一层间绝缘层9之后，形成连接MOS驱动晶体管的源和接地线的接触孔(图中没画)。形成厚度为100至200nm用作接地线层的多晶硅或钨化硅构成的导电层13。
形成厚度为100至120nm的氮化硅的上述结构，对该结构光刻腐蚀，构成有规定形状的图形，形成接地线13(参见图3(b))。
之后，形成厚度为300至500nm的平整的层间绝缘层14，用光刻法形成有规定形状的图形，之后，在CO和CH气气氛中，腐蚀位于氧化层下的层间绝缘层9和14，氧化层比氮化层的电阻率高，由此形成沟15和接触孔10(参见图3(c))。
之后，形成厚度为50至150nm的多晶硅层，用于形成高阻加载元件，把它构成规定的图形，由此形成高阻加载元件11。
此外，用高阻加载元件11的高阻部件作为光刻掩模，用剂量为1×1016cm-2的P型杂质进行离子注入，形成电源线20(参见图3(d))。
按上述制造方法，由于可按沟15侧壁长构成台阶，因此，即使单元较小，也能构成有稳定电阻值的高阻加载元件。
由图3看出，本发明的半导体器件有以下特殊的结构。
注意，本发明的半导体存贮器器件有静态存贮器单元，它包括形成在半导体衬底上的两个MOS驱动晶体管，分别连接到两个MOS驱动晶体管中每一个的漏的两个MOS转移晶体管和两个高阻加载元件，供给电源电压的电源线，其中，器件包括其上至少形成场氧化层，栅电极和扩散层的衬底，衬底上形成的第一层间绝缘层，在第一层间绝缘层上形成已构图的接地线，其表面用腐蚀停止层覆盖，在第一层间绝缘层上形成的第二层间绝缘层；以覆盖已构图的接地线和所述的元件，有在其中形成的沟，穿透第二层间绝缘层使沟延伸到腐蚀停止层，高阻加载元件层位于第二层间绝缘层表面上和沟的内表面上。
按本发明的半导体存贮器器件还包括，设有接触通孔的第二层间绝缘层，孔穿透第一和第二层间绝缘层从其顶表面延伸到有栅电极和扩散层存在的部分；接触孔内表面也形成第二层间绝缘层，因此，第二层间绝缘层连接栅电极和扩散层。
图4是说明本发明第二实施例的垂直剖面图。
图4(a)示出用与第一实施例所述的相同方法形成高阻加载元件11和电源线20的状况。
之后，形成厚度约为10nm的氧化硅层或由氮化硅层和氧化硅层形成的双层结构层。
之后，形成向上伸到接地线13的接触孔17(参见图1)之后，用剂量为1×1016cm-2杂质或如磷的N型杂质进行离子注入，形成导电层18(参见图4(b))。
本实施例中，用连接到节点的高阻加载元件11，能构成容量为5至20fF的电容性元件，由于沟15的侧壁的台阶部分的静电容量还会增大，因此，能提高存贮单元抗α射线的能力。
如上所述，按本发明第二实施例的半导体存贮器器件还包括在第二层间绝缘层表面上形成的绝缘层和在绝缘层表面上形成的导电层。
此外，本发明的半导体存贮器器件还包括在第二层间绝缘层表面上形成的绝缘层和在绝缘层表面上形成的导电层。
图5是按本发明第三实施例的SRAM单元的平面图，图6是沿图5中线A-A′的垂直剖面图。
参见图5和图6，本实施例中，用在半导体衬底1上形成的多晶硅等导电层，形成MOS转移晶体管的栅电极4和26和字线，和MOS驱动晶体管的栅电极5和25。
用场氧化层2电隔开每个MOS晶体管。经接触孔10和23，用MOS转移晶体管的扩散层8连接高阻加载元件11和22和驱动晶体管的栅电极5。
此外，在接地线13的顶上形成高阻加载元件11和22，用光刻胶掩盖高阻元件端部，用高浓度杂质进行离子注入，形成电源线20和24。
图7是说明按本发明第三实施例的SRAM存贮器单元的制造方法的工艺流程的横截面图。
以下参见图7说明本发明第三实施例的制造方法。
在半导体衬底1上用凹槽LOCOS法等形成厚100至500nm的场氧化层2。在其上再形成厚度为5至20nm的栅氧化层30。
之后，形成厚100至300nm的多晶硅等导电层，用于形成MOS驱动晶体管的栅电极。
之后，光刻腐蚀形成有规定形状的图形，以形成MOS驱动晶体管的栅电极5和25和MOS转移晶体管的栅电极4和26。
之后，用剂量为1×1015cm-2的砷进行离子注入，形成扩散层8，以形成晶体管的源和漏部分。
之后，形成连接MOS驱动晶体管的源与接地线用的接触孔(图中没画)，形成厚100至200nm的作为接地线层的多晶硅或钨化硅的导电层13。
之后，光刻腐蚀制成规定形状的图形，以形成接地线13，见图7(a)。
之后，形成厚300至500nm的平整层间绝缘层14，对其光刻形成有规定形状的图形。腐蚀层间绝缘层9和14，形成接触孔10，形成厚度为50至150nm的用于形成高阻加载元件的多晶硅28，参见图7(b)。
之后，构图而得到规定形状之后，形成高阻加载元件11，用高阻加载元件11的高阻部件作光刻掩模，用剂量为1×1016cm-2的P型杂质进行离子注入，形成电源线24。
此外，形成厚10至100nm厚的氧化硅29层，参见图7(c)。
之后，用光刻对规定区构图，腐蚀层间绝缘层9和14，形成接触孔23，形成厚50至150nm的用于形成高阻加载元件的多晶硅层。然后，形成规定形状的图形，以构成高阻加载元件22。
之后，用高阻加载元件22的高阻部件作光刻掩模，用剂量为1×1016cm-2的P型杂质进行离子注入，形成电源线20。
按上述制造方法，由于它能获得两个单元的长度，它能获得阻值稳定的高阻加载元件。
按本发明第三实施例，半导体存贮器器件有图5所示结构，它包括在半导体衬底上形成的两个MOS驱动晶体管，分别连接到两个MOS驱动晶体管中每一个的漏的两个MOS转移晶体管和两个高阻加载元件，和供给电源电压的供电线，其中，器件包括其上至少形成场氧化层，栅电极和扩散层的衬底，衬底上形成的第一层间绝缘层，形成在第一层间绝缘层上的已构图的接地线，形成在第一层间绝缘层上的第二层间绝缘层，以覆盖已构图的接地线和所述元件，并在已构图的接地线两边至少设置第一和第二接触孔，每个接触孔以穿透第一和第二层间绝缘层的方式从其顶表面延伸到有栅电极和扩散层的部分，形成在第二层间绝缘层表面上和第一接触孔内表面上的第一高阻加载元件，形成有层间绝缘层的第一高阻加载元件表面上的第二高阻加载元件。
图8是本发明第四实施例的SRAM单元的平面图，图9是沿图8中A-A′线的垂直剖面图。
参见图8和图9，在半导体衬底1上形成多晶硅等层作导电层，MOS转移晶体管的栅电极4和26，和字线，并形成MOS驱动晶体管的栅电极5和25。
用场氧化层2把每个MOS晶体管电隔开。经接触10和23用MOS转移晶体管的扩散层8连接高阻加载元件11和22和驱动晶体管的栅电极5和25。
此外，接地线(VSS)13的顶上形成高阻加载元件11和22，用高阻加载元件的端部作光刻掩模，用高浓度杂质进行离子注入形成电源线20和24。
此外，用地电位的导电层34和35和接到节点的高阻加载元件11和22形成电容元件。
图10是说明按本发明第四实施例的SRAM存贮器单元的制造方法的工艺流程的工艺横截面图。
在半导体衬底1上用凹槽LOCOS法等形成厚度为100至500nm的场氧化层2，还在其上形成厚度为5至20nm的栅氧化层3。
之后，形成厚度为100至300nm用于形成MOS驱动晶体管的栅电极的多晶硅等导电层。
之后，光刻腐蚀形成有规定形状的图形，构成MOS驱动晶体管的栅电极5和25，和MOS转移晶体管的栅电极4和26。
之后，用剂量为1×1015cm-2的砷离子注入，形成扩散层8，以形成晶体管的源和漏。
之后，形成连接MOS驱动晶体管的源和接地线的接触孔(图中没画)后，形成厚度为100至200nm的用作接地线层的多晶硅或钨化硅的导电层13。
之后，光刻腐蚀形成有规定形状的图形，以构成接地线13，见图10(a)。
之后，形成厚度为300至500nm的平整的层间绝缘层14，用光刻在其上形成有规定形状的图形，腐蚀层间绝缘层9和14，形成上接到地线13的接触孔31，见图8，并形成厚50至150nm的用于形成高阻加载元件11的多晶硅28，见图10(b)。
之后，刻图构成规定形状之后，形成高阻加载元件11，因高阻加载元件11的高阻部件作光刻掩模，用剂量约为1×1016m-2的高浓度P型杂质进行离子注入，形成电源线24。
之后，形成厚度为10nm的氧化硅层33或由氮化硅层和氧化硅层组成的双层膜层，见图10(c)。
之后，用光刻对规定区构图，腐蚀层间绝缘层9和14，形成上接地线13的接触孔23和32，见图8。
之后，形成厚50至150nm用于构成高阻加载元件22和导电层34的多晶硅层，按规定形状构图，形成高阻加载元件22。
之后，用高阻加载元件22的高阻部件作光刻掩模，用剂量为1×1016cm-2的P型杂质进行离子注入，形成电源线20和导电层34，见图10(d)。
按本发明第四实施例，除能构成长电阻长度之外，用分别连到导电层34和35的节点部分的高阻加载元件11和22形成的电容属于性元件，可使电容量达到5至20fF，由此能提高存贮器单元抗α射线的能力。
按本发明第四实施例中半导体存贮器器件的结构，还有设置在第二层间绝缘层表面上的第一导电层和设置在绝缘层表面上的第二导电层。
如以上详细描述的，本发明有以下效果。
第一，即使单元很小，也能制成有足够长的电阻，其原因是，按本发明，按两步用两层形成高阻元件。
第二，本发明简化了高阻元件的构图。其原因是，按本发明，按两步用两层形成高阻元件。
第三，本发明能在高集成度的情况下提高存贮器单元的抗α射线的能力，其原因是，按本发明，用高阻加载元件作为提高节点容量的措施。