互补金属氧化物半导体静态 随机存取存储器件 本发明涉及半导体存储器件，详细地说，涉及互补金属氧化物半导体(CMOS)静态随机存取存储(SRAM)器件。
传统的SRAM单元包括：其漏-源通道分别连接在第一和第二存储节点与地之间的第一和第二驱动晶体管；分别连接在第一和第二存储节点与电源之间的第一和第二负载元件；以及其漏-源通道分别连接在第一和第二存储节点与一对数据线(或位线)之间的第一和第二开关晶体管。第一和第二驱动晶体管的栅极分别连接到第二和第一存储节点，而第一和第二开关晶体管的栅极连接到字线。
根据负载元件的制造配置通常把SRAM单元分类如下：
使用高电阻材料例如多晶硅(在半导体工业领域中称为“多晶硅”)作为半导体衬底上的绝缘层的负载元件的高电阻SRAM单元，在所述绝缘层上形成第一和第二驱动晶体管以及第一和第二开关晶体管等四个晶体管；使用在半导体衬底的绝缘层上的薄膜晶体管作为负载元件地薄膜SRAM单元，在所述绝缘层上形成所述四个晶体管；和CMOSSRAM单元，在这种SRAM单元中，与其它四个晶体管一起在半导体衬底上形成与第一和第二驱动晶体管互补的第一和第二负载晶体管。CMOS SRAM单元通常称为全CMOS SRAM单元。
与高电阻和薄膜晶体管SRAM单元相比，全CMOS SRAM单元在低的电源电压下有较低的维持电流、较高的工作速度、较大的工作稳定性、较大的抗α粒子的能力等等各种优点。
因此，因为有上述的优点，全CMOS SRAM单元可以广泛地应用在个人计算机的高速缓冲存储器、直接存取存储器件用的非易失缓冲器存储器和逻辑大规模集成电路(LSI)的存储器件以及微处理器等领域。可是，全CMOS SRAM单元有这样的问题，即它的面积太大，以至不能实现高密度SRAM。
在全CMOS SRAM单元方面，在美国专利No.5,521,860中公开了减小单元面积的现有技术。这现有技术的SRAM单元包括第一和第二驱动晶体管、第一和第二负载晶体管以及第一和第二开关晶体管，它们分别相对于单元区域的中心点对称地布置。第一和第二驱动晶体管与第一和第二开关晶体管是n沟道型的，而第一和第二负载晶体管是p沟道型的。起着第一和第二开关晶体管的栅极作用的第一和第二字线彼此平行布置。起着第一驱动晶体管和第一负载晶体管的栅极作用的第一单元内接线连接到第二驱动晶体管和第二负载晶体管的漏区，而起着第二驱动晶体管和第二负载晶体管的栅极作用的第二单元内接线连接到第一驱动晶体管和第一负载晶体管的漏区。第一和第二单元内接线彼此平行地布置在第一和第二字线之间，使得它们垂直于所述字线。两接地线分别连接到第一和第二驱动晶体管的源区，而连接到第一和第二负载晶体管源区的电源线布置在字线以及第一和第二单元内接线的上面，所述电源线与后三者之间插入绝缘层。
可是，因为第一和第二单元内接线与第一和第二字线布置在相同的层，并且第一和第二单元内接线彼此分开，使得它们能垂直于第一和第二字线并且布置在第一和第二字线之间，所以现有技术SRAM单元的纵横比(单元区的纵向长度与侧向长度之比)增加。因此，每一条垂直于字线的位线的长度增加，从而增加了每一条位线的电阻和寄生电容。这问题使得它难以以高的速度从存储单元和向存储单元读和写。
此外，因为两条接地线与一条电源线都布置在绝缘层上，单元纵向长度的减小会减小每条接地线和电源线的宽度，从而使每条接线的电阻增加。因此，由于接线电阻增加，读和写操作期间，会产生单元故障。故此，缩小单元尺寸就受到限制。
因此，本发明的一个内目的是提供一种半导体器件，它能减小全CMOS SRAM单元的纵横比。
本发明的另一个目的是提供一种半导体存储器件，它能够充分地增大接地线和电源线的宽度，从而避免其上的电压降。
为了达到上述的目的，提供一种包括n沟道型第一和第二传送晶体管、n沟道型第一和第二驱动晶体管和p沟道型第一和第二负载晶体管的静态随机存取存储器，这些晶体管中的每个晶体管具有在半导体衬底内形成的沟道区的相对的两侧的源和漏区以及在沟道区上面的栅极，所述单元具有：由第一传送晶体管和第一驱动晶体管的漏区形成的第一公共区，此两晶体管通过所述第一公共区串联连接；由第二传送晶体管和第二驱动晶体管的漏区形成的第二公共区，此两晶体管通过所述第二公共区串联连接；设置在第一和第二公共区之间而邻近第一公共区的第一负载晶体管的漏区；设置在第一负载晶体管的漏区和第二公共区之间的第二负载晶体管的漏区；第一和第二栅极层，它们通常彼此平行布置，并分别起着第一驱动晶体管和第一负载晶体管的栅极的作用，以及起着第二驱动晶体管和第二负载晶体管的栅极的作用，第一和第二栅极层的每一层都由第一能态(level)的导电材料制成；以及第一和第二互连层，它们中的每一层由不同于第一能态(level)的第二能态(level)的导电材料制成，第一互连层把第一公共区连接到第一负载晶体管的漏区和第二栅极层，第二互连层把第二公共区连接到第二负载晶体管的漏区和第一栅极层。
图1是根据本发明的全CMOS SRAM单元的等效电路图；
图2A和2B包括表示根据本发明的四个相邻单元的平面图；
图3是表示根据本发明的单个单元的平面图；
图4到8是表示用于制造图2的单元的顺序的各层的平面图；和
图9是沿图3的线9-9’所取的剖视图。
根据本发明的实施例，参考附图来描述全CMOS SRAM单元。在下面的描述中，提出多个特殊的细节，例如特殊的能级、厚度、导电类型等等，以便能对本发明有彻底的了解。可是，对于本专业的技术人员来说，这是很显然的，即为了实现本发明并不需要这些特殊的细节。例如n沟道型晶体管可以用p沟道型晶体管代替，反之亦然。要指出，在图中，相似的数字或符号代表相似的元件和部件。
图3是表示根据本发明的实施例的单个CMOS SRAM单元的布局图的放大平面图，而图1是图3的电路图。
参考图1和3，CMOS SRAM单元包括：有交叉耦合的第一和第二反相器INV1和INV2的触发器；以及耦合到这触发器的第一和第二传送晶体管Qt1和Qt2。第一反相器INV1包括第一负载晶体管Q11和第一驱动晶体管Qd1，而第二反相器INV2包括第二负载晶体管Q12和第二驱动晶体管Qd2。第一和第二传送晶体管Qt1和Qt2以及第一和第二驱动晶体管Qd1和Qd2都是第一种导电类型沟道、即n沟道绝缘栅场效应管，而第一和第二负载晶体管Q11和Q12是第二种导电类型沟道、即p沟道绝缘栅场效应管。第一和第二反相器INV1和INV2不但包括连接到接地源源点(或接地电压Vss)的第一和第二扩散区，即第一和第二驱动晶体管Qd1和Qd2的源区，还包括连接到电源源点(或电源电压Vcc)的第三和第四扩散区，即第一和第二负载晶体管Q11和Q12的源区。
根据本发明的实施例，在半导体衬底上的单元区10有2.0×3.2平方微米的矩形。在衬底内形成第一和第二有源区12和14，它在行的方向上延伸成细长形。第一有源区12有部分17，它沿着右侧边缘伸展到上侧边缘，第二有源区14有部分20，它沿着左侧边缘伸展到下侧边缘。在第一有源区12内形成第一驱动晶体管Qd1的源和漏区22和24以及它们之间的沟道区、并且形成第一传送晶体管Qt1的源和漏区26和28以及它们之间的沟道区。第一传送晶体管Qt1的漏区28通过第一驱动晶体管Qd1的漏区24与第一存储节点区N1连接在一起。与此相似，在第二有源区14内形成第二驱动晶体管Qd2的源和漏区30和32以及它们之间的沟道区并且形成第二传送晶体管Qt2的源和漏区34和36以及它们之间的沟道区。第二传送晶体管Qt2的漏区36通过第二驱动晶体管Qd2的漏区32和第二存储节点区N2串联连接。在衬底内形成第三有源区16，后者在行方向伸展、从而处在第一有源区12和第二有源区14之间邻近第一有源区12的2位置。在第三有源区16内形成第一负载晶体管Q11的源和漏区38和40以及它们之间的沟道区。第一负载晶体管Q11的源和漏区38和40以及沟道区分别与第一驱动晶体管Qd1的源和漏区22和24以及沟道区在列的方向上对准。在衬底内形成第四有源区18，后者在行方向伸展、从而处在第一有源区12和第二有源区14之间邻近第二有源区14的位置。在第四有源区18内形成第二负载晶体管Q12的源和漏区42和44以及它们之间的沟道区，使得它们在列方向上与第二驱动晶体管Qd2的源和漏区30和32以及它们之间的沟道区对准。
第一到第四有源区12、14、16和18被隔离区8隔离。因为第一到第四有源区12到18在行方向伸展，并且如上所述，在单元区10内彼此相邻，所以，与现有技术相比，本发明有能减小纵横比的优点。第一驱动晶体管Qd1、第一传送晶体管Qt1、第一负载晶体管Q11的源、漏区和沟道区与第二驱动晶体管Qd2、第二传送晶体管Qt2、第二负载晶体管Q12的源、漏区和沟道区基本上分别相对于中心轴C对称。因此，存储在第一和第二存储节点区N1和N2的电荷的存储状态是稳定的。
第一栅极层46插入在第一驱动晶体管Qd1和第一负载晶体管Q11的沟道区上各栅极氧化物层之间、在列方向上延伸成细长形。与此相似，第二栅极层48插入在第二驱动晶体管Qd2和第二负载晶体管Q12的沟道区上各栅极氧化物层之间、在列方向上延伸成细长形。第三栅极层58通过其栅极氧化物层在第一传送晶体管Qt1的沟道区上在列方向上延伸，以便布置成与单元区10的上侧边缘接触。第四栅极层60介入第二传送晶体管Qt2沟道区上的栅极氧化物层、在列方向上延伸、以便布置成与单元区10的下侧边缘接触。第一到第四栅极层46,48,58和60中的每一层是用相同的材料制成的第一能态导电层。第一栅极层46的一个端部50覆盖在隔离区8上，从而与第二负载晶体管Q12的漏区44的一个端部重叠。端部50可以在侧向上与漏区44的端部相邻。与此相似，第二栅极层48的一个端部52覆盖在隔离区8上，从而与第一负载晶体管Q11的漏区40的一个端部重叠。端部52可以在侧向上与漏区40的端部相邻。第一和第三栅极层46和58布置成与第二和第四栅极层48和60分别相对于中心轴C大致对称。
第一布线层54有L形，以便把第一存储区N1与第一负载晶体管Q11的漏区40以及第二栅极层48互连。第二布线层56有L形，以便把第二存储区N2与第二负载晶体管Q12的漏区44以及第一栅极层46互连。第一和第二布线层54和56的每一层都是以相同材料制成的导电层。第一布线层54也布置成与第二布线层56相对于中心轴C大致对称。
字线层62(或WL)在第一层间绝缘层的上面在列方向上延伸成细长形。字线层62通过处在上边缘的接触孔64的一半和在下边缘的接触孔66的一半连接到第三和第四栅极层58和60。第二层间绝缘层淀积在字线层62和第一层间绝缘层的上面。如下面描述的那样，接地线层和电源线层被交替地布置在第二层间绝缘层上面。图3中示出电源线层68。层68通过处在右边缘的接触孔72的一半连接到第一负载晶体管Q11的源区38并且通过处在左边缘的接触孔74的一半连接到第二负载晶体管Q12的源区42。
接触孔76的四分之一处在右上边缘，并连接到与右侧边缘相邻的接地线层，以便向第一驱动晶体管Qd1的源区22提供接地源点。接触孔78的四分之一处在左下边缘，并连接到与左侧边缘相邻的接地线层，以便向第二驱动晶体管Qd2的源区30提供接地源点。
第三层间绝缘层淀积在电源线层68、接地线层和第二层间绝缘层的上面。在第三层间绝缘层上面形成一对数据线80(或DL)和82(或DL)，它们在行方向上伸展成长条形。数据线80和82彼此处在互补的关系。数据线80通过处在左边缘的接触孔84的一半连接到第一传送晶体管Qt1的源区26，而数据线82通过处在右边缘的接触孔86的一半连接到第二传送晶体管Qt2的源区34。
图2A和2B显示四个相邻单元结合在一起的放大的平面图。图2A的右上侧单元区10a与图3的单元区相同。
参考图2A和2B，四个单元区10a到10d由行线100a、100b、和100c以及列线102a、102b和102c限定。为了便于说明，虽然显示了四个相邻的单元，但是，应当指出，可以在行和列上布置许多四个相邻的单元、使得它们彼此邻接。因此，用给存储单元定界的许多行线和列线来限定这些单元区。行线分成交替的第一和第二行线，而列线分成交替的第一和第二列线。在每根第一行线的两侧布置一对第一有源区，而在每根第二行线的两侧布置一对第二有源区。
单元区10b基本上与单元区10a相对于列线102b对称。单元区10c基本上与单元区10a相对于行线100b对称。单元区10d基本上与单元区10a相对于行线100b与列线102b的交点对称。因此，一对第一有源区12被布置成在行方向上在每根第一行线100a和100c(在线100a的上部和在线100c的下部的第一有源区没有表示在图上)的相反的两侧延伸。一对第二有源区14也被布置成在行方向上在第二行线100b的相反的两侧延伸。在衬底内形成第一桥区104，它沿着第一列线102a和102c通过第一列线102a和102c与第一行线100a和100c的交叉点，以便把各对第一有源区中的相邻的第一有源区12互连起来。与此相似，在衬底内形成第二桥区106，它沿着第二列线102b通过第二列线102b与第二行线100b的交叉点，以便把一对第二有源区14互连起来。因此，在第二行线100b上的第二桥区106被布置成与在第一行线100a和100c上的第一桥区104呈交替关系。因此，通过接触孔65连接到第二桥区106的接地线层70连接到四个相邻单元的第二驱动晶体管Qd2的源区(或第二接地区)14。因为第二桥区106分担四个相邻单元的第二驱动晶体管Qd2的源区14，所以四个相邻单元的每一个都需要接触孔65的四分之一，此接触孔在第二桥区106上。与此相似，在第一行线100a和100c上的各第一桥区104中的每一个分担四个相邻单元的第一驱动晶体管Qd1的源区(或第一接地区)22。所以，四个相邻单元的每一个都需要接触孔75的四分之一，此接触孔在第一桥区104上。因此，可以减少接触孔的数目。
结果，接地线的接触孔75和65处在第一行线与第一列线以及第二行线与第二列线的交叉点上。在两个相邻的行线上的接触孔75和65以彼此交替的关系布置。接地线层70通过接触孔75和65连接到第一和第二桥区104和106。
两个相邻的第一负载晶体管Q11的源区16处在对应的第一列线102a和102c(在图2A和2B中没有表示线102a的右侧上的源区和线102c左侧上的源区)中的对应的一根列线的相反的两侧。因此，邻近第一列线102a的第一负载晶体管Q11的源区16通过接触孔114连接到电源线层68。与此相似，邻近第二列线102b的第一负载晶体管Q12的源区18通过接触孔110连接到电源线层68。因此，接触孔114和110以彼此交替的关系被布置在每行的单元区内。这样，电源线层68被交替地布置，在列的方向上伸展，并且电源线层68的每层都通过接触孔110和114连接到第一和第二负载晶体管Q11和Q12的源区。因此，由每个电源线层提供的电源被加到在两相邻列的负载晶体管。
如上所述，在布置于每列的各存储单元上设置电源线层和接地线层之一。因此，电源线和接地线的每一层的宽度可以充分地增加，而不会减小各个单元面积，因而，减小了电源线层和接地线层的电阻。
第一接触区25通常连接到第一传送晶体管Qt1的源区26，并与第二列线102b交叉。第一接触区25通过接触孔120连接到在行方向伸展的对应的数据线80(或DL)。与此相似，第二接触区35通常连接到第二传送晶体管Qt2的源区34，并与第一列线102a和102c交叉。第二接触区35通过接触孔124连接到在行方向伸展的对应的数据线82(或DL)。
参考图3到9，将在下面描述根据本发明的实施例的全CMOSSRAM单元的制造方法。
图9是沿图3的线9-9’所取的剖视图。图4到8是显示在制造图3的CMOS SRAM单元的各处理步骤中顺序的各层的平面图。
在p型半导体衬底1的表面形成沟道隔离层2，以便利用传统的浅沟隔离技术来隔离各器件元件。沟道有0.4到0.6μm范围的深度。在沟道内充填原硅酸四乙酯(tetraethylortho silicate)SiO2。隔离层2可以用传统的硅的局部氧化(LOCOS)技术形成。在形成沟道隔离层2之后，形成n型和p型阱3和4。深度大约0.4μm的n型阱3是通过能量为300～400kev，剂量为大约1×1013离子/cm2的砷离子注入来形成的。深度大约0.6μm的p型阱4是通过能量为170～200kev，剂量为大约3×1013离子/cm2的硼离子注入来形成的。然后，如图4所示，由沟道隔离层2来限定形成n沟道绝缘栅场效应管(IGFET)的第一和第二有源区12和14，而由沟道隔离层2来限定形成p沟道IGFET的第三和第四有源区16和18。
在衬底表面上形成栅氧化层6，其厚度为大约60埃。在栅氧化层6上面淀积多晶层，并用传统的光刻技术形成栅极层图案46、48、58和60，如图5所示。然后，用低浓度离子注入来形成轻掺杂的源和漏区。为了进行轻掺杂n，即n离子注入，在第三和第四有源区16和18上形成离子注入掩模层。然后，以20～30kev的能量和1～5×1013离子/cm2的剂量对第一和第二有源区12和14进行砷离子注入。在去掉所述掩模层后，在第一和第二有源区12和14上形成掩模层，以便进行p离子注入，然后，以30～40kev的能量和1～5×1013离子/cm2的剂量对第三和第四有源区16和18进行BF2离子注入。在去掉所述掩模层后，在栅极46、48、58和60的侧壁处形成侧壁隔离层7。此后，进行高浓度离子注入。重掺杂p，即对第三和第四有源区16和18进行p+离子注入，而重掺杂n，即对第一和第二有源区12和14进行n+离子注入。n+离子注入在50～70kev的能量和1～7×1015离子/cm2的剂量的砷离子的条件下进行。而p+离子注入在50～70kev的能量和1～7×1015离子/cm2的剂量的硼离子的条件下进行。可以在重掺杂的多晶硅层上形成多晶硅层的难熔金属。然后，覆盖式地(blanketly)淀积厚度大约200埃的氮化硅层9。此后，利用无边界(borderless)接触技术，形成第一和第二布线层54和56以及用于造成与接地层、电源层和数据线层接触的接触部分，如图6所示。如从图6所看到的，因为不需要被连接到每个接触窗口的区域所包围的边界，所以，集成密度可以提高。在用一般的光刻技术形成接触窗口后，用溅射方法淀积厚度为500埃的Ti和TiN双层，然后，如图6那样形成图案。此后，以大约8,000埃的厚度在衬底上淀积第一层间绝缘层9，例如四乙氧基硅烷(TEOS)。
如图7所示，在第一层间绝缘层9内形成接触孔64和66，以便暴露出下面的第三和第四栅电层58和60。用传统的钨Damascene技术形成钨制的字线。此后，以大约4,000埃的厚度淀积第二层间绝缘层140，例如TEOS。此后，如图8所示，形成接触孔72,74,76,78和79，并在接触孔内形成钨针形接点。覆盖式地(blanketly)淀积上厚度为6,000埃的铝层。然后用传统地光刻方法形成接触焊盘层132和134，以便与电源线层70、接地线层68和数据线形成接触。在淀积绝缘层之后，用化学的、机械的抛光(CMP)技术进行平面化。此后，以大约4,000埃的厚度覆盖式地(blanketly)淀积上第三层间绝缘层150，例如TEOS。
此后，如图3所示，形成接触孔84和86，以便形成数据线80和82。在接触孔84和86内形成钨针形接点。然后覆盖式地(blanketly)淀积上厚度为6,000埃的铝层，然后形成图案，以便形成数据线80和82。
如上所述，本发明的SRAM单元区包括：多对在行方向上伸展的第一有源区；多对在行方向上伸展、以便与第一有源区的各对交替地配置的第二有源区；连接第一有源区的各对的第一桥区和连接第二有源区的各对的第二桥区。每个第一桥区连接到四配置单元第一驱动晶体管的源区，而每个第二桥区连接到四配置单元第二驱动晶体管的源区。因此，因为在第一和第二桥区内形成的每个接触孔为四配置单元所共用，故可减少接触孔的数目。另一方面，因为在对应的列的存储单元上形成交替地在列方向上伸展的接地线层和电源线层，所以，尽管存储单元尺寸减小，仍可增加接地线层和电源线层的宽度，从而，减小了各接地线层和电源线层的电阻。因为第一和第二栅极层中的每一层都不重叠在串联连接区，即驱动晶体管和传送晶体管的公共漏区，并且，在半导体衬底上形成在一个方向上伸展的有源区，所以，可以减小单元尺寸。因为构成SRAM单元的元件布置得相对于给定的轴基本上对称，所以，数据存储状态可以稳定化。