EEPROM装置及其制造方法 带有各垂直MOS晶体管的EEPROM装置及其制造方法，这些MOS晶体管各自包括一个电绝缘的第一栅电极，通过一个第二栅电极和一个沟道区之间的电压降可以改变栅电极的电荷。
EEPROM装置是一种电可写和可擦只读存储器单元阵列。此只读存储器单元阵列包括各自带有一个电绝缘的第一栅电极的各种晶体管，此栅电极是布置在一个第二栅电极和沟道区之间的。各自通过第一栅电极上的不同电荷可以改变各晶体管的阈电压。通过在介于第二栅电极和沟道区之间的高电压降时隧道贯通一个薄氧化物的电子进行第一栅电极的再充电。
在VLSI(超大规模集成电路)技术中追求提高电路布置的封装密度，以便降低过程费用和提高电路速度。
提高封装密度的一种可能性在于，在各半导体结构侧面构成各MOS晶体管(参阅例如L.Risch,W.H.krautschneider,F.Hofmann,H.Schaefer，带有70nm沟道长度的垂直MOS晶体管，ESSDERC 1995,101至104页)。由于电流在这样的各种晶体管中基本上垂直于衬底表面延伸，将这些晶体管称为垂直晶体管。
在德国专利申请19524478中说明了一种EEPROM装置，其中各晶体管是布置在沟槽各侧壁上的。两个互相相对地部分晶体管分享一个共同的在沟槽底面上延伸的位线和一个横对沟槽延伸的字线。为了提高介于电绝缘第一栅电极和第二栅电极之间的耦合电容，第一栅电极具有一个平行于沟道走向的，比之相当于沟槽深度较大的范围。刻蚀材料为了生成字线。在此在沟槽内部形成具有大特征比的各孔状凹穴。通过此大的特征比使刻蚀过程增加困难。
在US5 180 680中说明了一种EEPROM装置，在此在一个衬底上安排了各相互平行延伸的沟槽，在这些沟槽的侧壁上布置了相对的垂直晶体管。这些晶体管的各电绝缘第一栅电极是布置在这些沟槽中的。在这些沟槽中各自分布两个位线，这些位线部分地作为第二栅电极起作用。这些晶体管的各上源/漏区是布置在这些沟槽之间的和与各条形导电结构连接的，这些结构横对这些沟槽延伸。
基于本发明的问题是说明一种带有各垂直MOS晶体管的EEPROM装置，这些MOS晶体管各自包括一个电绝缘第一栅电极，通过一个第二栅电极和一个沟道区之间的电压降可以改变栅电极的电荷，与当今技术水平相比是可以在较高过程可靠性下以高封装密度制造此EEPROM装置，并且同时对于再充电此EEPROM装置需要特别小的电压降。此外应说明用于制造这样一种EEPROM装置的方法。
通过按权利要求1的一种EERPOM装置和按权利要求5的用于EEPROM装置制造的一种方法解决此问题。本发明的其它各种安排来自于其余各权利要求。
在按本发明的一种EEPROM装置中安排了各自带有一个电绝缘第一栅电极的各MOS晶体管，此栅电极是布置在一个第二栅电极和一个沟道区之间的。此沟道区是衬底的部分，此衬底具有一个在其中布置了第一栅电极的沟槽。配备有栅极电介层的沟道区是布置在第一栅电极一个第一侧壁的一个部分上的。通过在第一栅电极上的不同电荷可以改变MOS晶体管的阈电压。通过各电子进行第一栅电极的再充电，在第二栅电极和沟道区之间的电压降时这些电子隧道贯通进出第一栅电极。为了已经在较低电压降时可进行隧道贯通，在第一栅电极和第二栅电极之间安排了一个大的面积和因而大的耦合电容。在EEPROM装置中第一栅电极因此探出沟槽，使得第一栅电极的第一侧壁位于沟槽之外。由此可以不损失封装密度地提高第一栅电极和第二栅电极之间的面积。第二栅电极在衬底之外界靠到电绝缘第一栅电极的第一侧壁上和界靠到电绝缘第一栅电极的与第一侧壁相对的第二侧壁的至少一个部分上。第二栅电极是平行于沟槽延伸的字线的部分。为了在沿沟槽互相相邻各第一栅电极之间的范围里，字线垂直于沟槽走向的截面不小于这些第一栅电极范围里的字线的相似截面，在沿沟槽各互相相邻MOS晶体管的各两个第一栅电极之间布置了一个第一绝缘的结构，此结构是布置在沟槽的侧壁上的和探出沟槽的，使得各第一栅电极的各第一侧壁和第一绝缘结构的一个第一侧壁交叉过渡。此字线界靠到第一绝缘结构的第一侧壁上和界靠到第一绝缘结构的与第一侧壁相对的第二侧壁的至少一个部分上。没有此第一绝缘结构，基于逐段缩小的截面字线的电阻会是更大的。
与此德国专利申请19524478相反能够自校准地，意即不采用应校准的各种掩模，生成这些字线。如果这些字线的一个垂直尺寸，意即在这些沟槽各侧壁一个平面中的和垂直于这些字线走向的一个尺寸，是可与德国专利申请19524478各字线的相应尺寸比较的话，用于生成这些字线的刻蚀过程要比用于生成德国专利申请19524478的垂直于各沟槽延伸各字线的刻蚀过程简单。在这些平行于各沟槽延伸的字线之间形成长的缝隙，这些缝隙对刻蚀过程中的气体交换要比在德国专利申请19524478的垂直于各沟槽延伸的各字线之间生成在各沟槽中的各孔状凹穴提供更大的空间。
通过析出和刻蚀界靠到沟槽侧壁上的材料生成一种结构，以此方法例如可生成此第一栅电极。如果此结构是一种界靠到沟槽侧壁上的侧墙，这对提高封装密度是有利的。但是也可通过掩模刻蚀生成此结构。如果此结构充满此沟槽的话，则属于本发明的范围。在生成此结构后缩小沟槽侧壁的高度，由此此结构探出沟槽和部分地不界靠到衬底上。
对结构选择性地刻蚀沟槽之外的衬底，以此方法可缩小沟槽的侧壁。从此结构生成多个第一栅电极。
为了防止在缩小沟槽侧壁时刻蚀沟槽底部的衬底和由此不是缩小而仅推移此侧壁，如果通过一种对衬底可选择性地刻蚀的辅助结构形成沟槽侧壁的一个上部分的话，则对于过程简化是有利的。在生成界靠到衬底上的沟槽侧壁一个下部分之前或之后生成此辅助结构。在生成此结构之后为了缩小沟槽的侧壁去除此辅助结构。在此对于衬底选择性地刻蚀此辅助结构。
为了提高封装密度在沟槽的相对各侧壁上布置两个互相相对的晶体管是有利的。
互相相对各晶体管的各第一栅电极和第二栅电极是可以连接的。
如果互相相对各晶体管的这些第一和第二栅电极不是互相连接的话，属于本发明的范围。为此为了提高封装密度，这些第一和第二栅电极可以构成为侧墙形的。对每个沟槽安排了两个字线。
字线可以具有两个通长的侧墙形式，这些侧墙各自界靠到第一栅电极的第一侧壁和第二侧壁上。
属于本发明范围的是，以沿着各沟槽的各侧壁各自生成用防护层覆盖的结构的方法生成第一绝缘结构，去除介于沿着沟槽的各相邻晶体管之间的防护层和通过热氧化将结构的各暴露部分转变为这些第一绝缘结构。
用于生成各第一绝缘结构而氧化上去的结构各部分体积在增大。在沟槽之外两侧进行氧化，因此此体积既在沟槽中心方向上也在相反的方向上对称地增大。在沟槽之内仅从一侧来进行氧化，因此此体积只能在沟槽中心方向上增大。那么通过这些第一绝缘的结构特别强烈地收缩沟槽的各部分。为了避免沟槽各相邻字线间的短路，在介于互相相对的各第一栅电极和各第一绝缘结构之间的沟槽之内设置一个通长的第二绝缘结构是有利的，在此第二绝缘结构上部面的高度是大于或尤其大致等于衬底表面的高度。因此这些字线不是布置在收缩了的沟槽之内的。也有利的是因此提高了过程可靠性，因为为了生成各字线的不同部分各刻蚀深度是同一的。经各第二栅电极进行各MOS晶体管的触发，这些栅电极的电位电容地传送到这些第一栅电极上。
例如通过掩模注入或通过从掺杂材料源的掺杂材料扩散到半导体材料制的衬底中可以生成MOS晶体管的上源/漏区和下源/漏区，沟槽侧壁的至少一个部分是布置在此衬底中的。为了生成下源/漏区可以倾斜地进行注入。为了简化过程和避免不受欢迎的各种电容，基本上侧向对上源/漏区错开地布置下源/漏区是有利的。在此情况下也可通过垂直注入生成此下源/漏区。为了生成各源/漏区另可选择地将一个层序列相应于各源/漏区和沟道区外延生长在衬底上，沟槽侧面的至少一个部分是生成或布置在此层序列中的。
按本发明EEPROM装置存储单元的面积可以为2F2，在此F为在各自工艺技术中可制造的最小结构尺寸。如果多个横对各沟槽相邻的晶体管是串联的和各自两个上源/漏区以及各自两个下源/漏区重叠的话，意即形成一个共同的掺杂区，这对提高封装密度是有利的。另可选择地可以经一个导电结构互相连接各上源/漏区。在此情况下这些晶体管不是串联的。
将沟槽各字线的接点各自布置在沟槽各相对的末端上对于提高封装密度是有利的。
此结构包括导电材料，例如像金属，硅化合物或掺杂多晶硅。在析出期间或事后追加地掺杂多晶硅。
上源/漏区和下源/漏区是可以n或p掺杂的。
以下详述在各图中表示的本发明的一个实施例。
图1展示在生成第一辅助结构。各沟槽、栅极电介层和各结构之后的，通过带有掺杂层衬底的截面。
图2a展示在生成第二辅助结构、各下源/漏区、各上源/漏区和第一防护结构之后和在从此结构生成各第一栅电极和各第一绝缘结构(在图2b中所示)之后的出自于图1的截面。
图2b展示在图2a的各过程步骤之后的通过衬底的截面，此截面平行于出自图2a的截面。
图3展示在去除第一防护结构之后和生成第二防护结构、各第二绝缘结构、第三绝缘结构、各字线和各第二栅电极之后的出自图2a的剖面。
这些图不是按比例的。
初始材料是硅制的一个衬底1，此衬底在一个界靠到衬底1表面0的约1μm厚的层S中是P掺杂的(参阅图1)。层S的掺杂物浓度约为5*1017cm-3。随后在TEOS方法中析出厚度约为300nm的SiO2。借助条状的第一掩模(未表示的)用例如CHF3,O2刻蚀SiO2和在此生成互相平行延伸的约250nm宽的各沟槽G。互相相邻各沟槽G的中心线拥有约为250nm的相距距离(参阅图1)。
随后对SiO2选择性地用例如HBr,He,O2,NF3刻蚀硅至约为400nm的深度，由此加深这些沟槽G(参阅图1)。
通过热氧化生成约8nm厚的栅电介层Gd(参阅图1)。
为了在沟槽G的各侧壁上生成侧墙形的各种结构析出厚度约为50nm的就地掺杂的多晶硅并且反刻蚀到部分地暴露出第一辅助结构H1和位于各沟槽G底部上的栅极电介层Gd的各部分为止。这些结构St各自沿各沟槽G的一个侧壁延伸(参阅图1)。通过用例如CHF3,O2对硅选择性地刻蚀SiO2去除第一辅助结构H1。通过此缩小各沟槽G的这些侧壁(参阅图2a)。这些结构St现在探出各沟槽约300nm。
通过热氧化生成约10nm厚的第二辅助结构H2(参阅图2a)。
借助条形第二掩模(未表示)进行n掺杂离子注入。条形第二掩模的这些条垂直于这些沟槽G分布和约250nm宽。各相邻条的中心线距离约为250nm。通过注入在各沟槽G底部的各部分上形成各下源/漏区S/Du和在各沟槽G之间形成上源/漏区S/Do(参阅图2a)。这些下源/漏区S/Du在垂直于表面0延伸的轴线方面是与这些上源/漏区S/Do侧向错开的。
为了生成第一防护结构SS1析出约30nm厚的氮化硅和借助一种与第二掩模互补的第三掩模(未表示)刻蚀。例如CF4,O2,N2适合于作为刻蚀剂(参阅图2a和图2b)，图2a展示通过由第三掩模覆盖区的一个截面，图2b展示通过由第三掩模未覆盖区的一个截面，此截面平行于出自图2a的截面)。
通过热氧化来氧化各结构St的由第一防护掩模SS1未防护的各部分和形成各第一绝缘结构I1(参阅图2b)。这些结构St的位于各第一绝缘结构I1之间的各部分是适合作为各第一栅电极Ga1的。由于在氧化时体积增大和只能在沟槽中心方向上在各沟槽G之内进行这种增大，介于互相相对各第一绝缘结构I1之间的空间在各沟槽G之内是比在各沟槽之外的要小，在这里可以在沟槽中心方向和在相反方向上对称地进行此增大。
随后以各向同性地反刻蚀SiO2约50nm的方法缩小各第一绝缘结构I1的体积。因此为要生成的各字线创造了更多的空间。
随后例如用H3PO4去除第一防护结构SS1。
为了生成一个第二防护结构SS2析出约30nm厚的氮化硅(参阅图3)。为了生成一个第二绝缘结构I2在TEOS方法中析出约200nm厚的SiO2和反刻蚀到在各沟槽G之内形成这些第二绝缘结构I2为止，这些结构的高度与衬底1的高度一致(参阅图3)。第二防护结构SS2的布置在衬底1上的各部分在此用作刻蚀终止。
随后例如用H3PO4去除第二防护结构SS2的各暴露的部分。通过例如用HF各向同性地刻蚀SiO2去除第二辅助结构H2的各暴露部分。首先通过热氧化生成约3nm厚的氧化层、随后析出约15nm厚的氮化物和热氧化约3nm深，以此方法生成包含一个ONO(氧化物-氮化物-氧化物)层的第三绝缘结构I3。
为了生成各字线W析出和反刻蚀约50nm厚的就地掺杂多晶硅。各字线W的布置在各第一栅电极Ga1上的各部分是适合于作为各第二栅电极Ga2的。这些字线W各自在沟槽G之内和沟槽G之外延伸。这些字线因此各自既界靠在第一栅电极Ga1的第一侧壁F1上也界靠在与第一侧壁F1相对的一个第二侧壁F2上，垂直晶体管的一个沟道区也界靠在此栅电极上(参阅图3)。第三绝缘结构I3将这些第一栅电极Ga1从各第二栅电极Ga2隔开。第二绝缘结构I2防止在各已缩小沟槽G之内的各字线W的形成，在这里可能形成各相邻字线W间的各种短路。
通过在所属第一栅电极Ga1上的电荷可改变MOS晶体管的阈电压。通过基于第二栅电极Ga2和沟道区Ka之间电压降的电子隧道贯通进行再充电。第一栅电极Ga1和第二栅电极Ga2之间的面积和因而电容越大则所需的电压降越小。此面积的大小由第一辅助结构H1的厚度决定。
可以设想有实施例的许多变型，它们同样属于本发明的范围。尤其是所述各层、区、辅助结构、结构、掩模和沟槽的尺寸可以与各自的要求相适配。同一情况也适用于所建议的各掺杂材料浓度。各沟槽的各侧壁不必垂直于衬底的表面延伸而是可以与半导体结构的表面夹有一种任意的角度。既可在析出期间也可在其后掺杂多晶硅。例如金属硅化物和/或金属也可采用来代替掺杂的多晶硅。