升压器、具有该升压器的集成电路卡及电子设备 本发明涉及一种升压器，用于对所提供的电压升压，还涉及具有该升压器的IC(集成电路)卡和具有该升压器的电子设备。本发明尤其涉及一种用于降低电流峰值和提高升压效率的升压器，还涉及具有该种升压器的IC卡，以及具有该种升压器的电子设备。
近来，非接触IC卡作为记录媒体已经受到关注。这种非接触IC卡包括EEPROM(可擦可编程序只读存储器)，通过天线接收从终端设备发送的高频信号，并且产生内部所用的电。
图1是表示在非接触IC卡中加给电路的电压关系的示意图。
如图1所示，非接触IC卡101设置RF(射频)电路102，它从自天线接收的信号中取出数据成分，并生成内源电压Vdd。会设置中央处理机(CPU)103,I/O(输入/输出)电路104和外围的电路105，它们由所述内源电压Vdd供电运行。IC卡101包括用于存储数据的EEPROM106，以及用于产生电压Vpp的一个电荷泵107，它被用于在EEPROM106中写入和删除数据。另外，在EEPROM106内地解码器是由所述内源电压Vdd操纵的。此外，IC卡101设有稳压器108，用于将内源电压Vdd减低到电荷泵的电压Vcp，该电压被加给电荷泵107，还设有一个环形振荡器109，用于分割电荷泵电压Vcp，以产生电荷泵107的时钟信号(频率约4到8MHz)。
此外，一般说来，内源电压Vdd被设置在大约2.2到3.3V，电荷泵电压Vcp被设置为大约2.0到2.5V，电压Vpp被设为12到13V。
而且，通过接收高频信号生成的电(内源电压Vdd)的大小是由在终端设备和非接触IC卡之间的距离、天线的形状等决定的。产生电的效率不是那么高的。因此，IC卡101包括一个安全电路110，用于暂停CPU103、外围的电路105等运行，以防止在内源电压Vdd下降的情况下它的误动作。
提供给CPU103的时钟信号是从RF电路102收到的信号中取出的，并且该时钟信号作为操作时钟信号(控制时钟信号)被输入到输入/输出电路104、外围的电路105、安全电路110，稳压器108以及CPU103。
图2是表示常规电荷泵的一个实例的电路图。
在常规的电荷泵中，比如串联连接多个晶体管Tr100、Tr101、Tr102、Tr103、Tr104等。电荷泵电压Vcp被加给晶体管Tr100的栅极和源极。此外，电容器C101、C102、C103、C104等各自的一端连接到在相邻的晶体管之间的各节点。反相器IV101、IV102、IV103、IV104等分别地连接到这些电容器的另一端。由环形振荡器109振荡产生的时钟信号CLK输入到反相器IV101、IV103等，时钟信号CLK的反相信号CLKB被输入到反相器IV102、IV104等。因此，反相器IV101、IV103等被同时激励，而反相器IV102、IV104等被同时激励。另外，图2中的时钟信号CLK对应于图1所示的时钟信号CLK。
此外，日本专利公开公报平2-62796揭示一种升压器，其中反相器是串联连接的。图3是表示该公报揭示的升压器电路图。
该公报中的升压器中，串联连接多个晶体管Tr110、Tr111、Tr112、Tr113、Tr114等，源电压被提供到晶体管Tr110的栅极和源极。而且，电容器C111、C112、C113、C114等每个的一端连接到每一节点。每一节点是在相邻的晶体管之间提供的。反相器IV111、IV112、IV113、IV114等分别地连接到这些电容器的另一端。这里的反相器IV111、IV112、IV113、IV114等串联连接，时钟信号CLK被输入到第一级的反相器IV111。因此，与时钟信号CLK反相位的信号被输入到晶体管Tr111、Tr113等，与时钟信号CLK同相的信号被输入到晶体管Tr112、Tr114等。因此，反相器IV111、IV113等被同时激励而反相器IV112、IV114等被同时激励。然而，串联连接的反相器引起时钟信号的延迟，所以在操作时间上晶体管彼此是逐渐地偏移的。另外，图3中的时钟信号CLK对应于图1所示的时钟信号CLK。
然而，在图2所示常规的电荷泵中，大约一半的晶体管是由一个时钟信号驱动的，所以时钟驱动器要处理沉重的负载。大量的时钟驱动器同时地操作，导致在时钟信号的上升时，源极电流的峰值非常高。换句话说，当源极电流具有非常高的峰值时，此刻提供到稳压器108的电流迅速地增加，而提供到另外一个电路的电流迅速地降低。虽然安全电路110可以检测电流较为适度的减少，以便防止其它电路的误动作，但是安全电路110不能检测上面所述的急速减少，用以暂停电路，比如CPU103的操作。由于这个原因，在源极电流高峰值的情况下，在CPU103等中可能出现误动作。
同时，图3所示常规的升压器中，反相器IV111等与延迟和驱动功能有关。因此，当通过缩短时钟周期以缩短升压时间时，紧随的下级电流被重叠到前面一级的电流上。因此，随后的那些级电流量增加。因而，不能充分降低电流的峰值，而且是随级数增加的。
此外，日本专利公开公报No.平11-164545揭示了一种电荷泵，其中设置多级电荷泵，并且在运行中电荷泵级间彼此偏移。虽然电流峰值比以前申请的峰值更小，但是减少是不充分的。此外，高电平周期与随后级的时钟信号的周期重合，以致不能获得充分的充电和放电时间，导致升压效率较低。
本发明的目的在于提供一种升压器，它能通过降低电流峰值，防止在非接触IC卡中其它电路误动作的，还提供一种具有该升压器的IC卡，以及一种具有该升压器的电子设备。
根据本发明，一种升压器包括：彼此串联的第1到第k(k是偶数)晶体管；第1到第k电容器，每个电容器的一端连接到第1到第k晶体管中的栅极和源极；以及时钟驱动器，它向第1到第k电容器的另一端提供彼此不同相的时钟信号。时钟驱动器同时给第1到第k电容外部的的两个或更多相邻的电容器提供低电平时钟信号。
在本发明中，时钟驱动器同时给两个或更多相邻的电容器提供低电平时钟信号，以使在下一级存在两个或更多低电平节点，并使后面与电容器相连的晶体管接收高电平时钟信号。因此，假设晶体管向下一级的节点传送十个电荷，与电容器相连的晶体管被供给一高电平时钟信号，十个电荷的传送使下一级晶体管导通，而且十个电荷中的一些被传送到更下一级的一个节点。结果，每一节点电位迅速提高，相反的作用，比如电流回流立刻得到阻止，而升高效率改善。
在本发明中的时钟驱动器中，当将第一到第k电容器从第1电容器起分成多个组，而且每组由n个电容器(n是k的约数)时，可将具有n个相位的时钟信号提供给第1到第n电容器，在具有n个相位的时钟信号中，高电平周期彼此不重叠，并且上升时间依照第1到第n电容器的顺序移位，可将具有n个相位的时钟信号提供给其它每个组。时钟信号由上面的n个相位的时钟信号按照一个固定量延迟的。
在这种情况下，对于第1到第n电容器，加给具有n个相位的时钟信号，其中高电平周期彼此不会重叠，并且上升时间依照第1到第n电容的顺序移位。因此，与连接到这种电容器的晶体管相关，在前级晶体管导通时，晶体管的栅极和源极电位提高。此后，在第(n+1)到第k晶体管中重复这种电位的提高。因此，具有k个相位的时钟信号彼此是不同相的，以使对于每一节点可以充分地获得充电和放电时间，并且可使升压效率得到提高。此外，在上升时间时钟信号彼此移位，以致能够降低电流峰值，并能防止由电流峰值引起其它电路的误动作。
另外，在用于非接触IC卡等的情况下，能够防止由电流峰值引起的其它电路的误动作。
图1是表示加给在非接触IC卡中电路的电压关系的示意图；
图2是表示常规电荷泵一个实例的电路图；
图3是表示日本专利公开公报No.平2-62796中揭示的升压器的电路图；
图4是表示本发明第一实施例升压器结构的方块图；
图5是表示第一实施例中电荷泵结构的电路图；
图6是表示第一实施例中时钟驱动器结构的方块图；
图7是表示分频器结构的方块图；
图8是表示图7所示分频器工作情况的时序图；
图9是表示时钟驱动器2中信号变化的时序图；
图10A到10D分别表示第一实施例中的节点N4、N3、N2和N1的电位变化图形；图10E是表示对应于图10A到图10D的时钟信号CLK1到CLK4的变化时序图；
图11是表示第一实施例中时钟信号CLK1到CLK8和源极电流变化的时序图；
图12是表示本发明第二实施例升压器中电荷泵结构的电路图；
图13A到13D分别示出第二实施例中节点N4、N3、N2和N1的电位变化图形；图13E是表示对应于图13A到图13D的时钟信号CLK1到CLK4的变化的时序图；
图14是表示本发明第三实施例的电荷泵结构的电路图；
图15A到15P是表示第三实施例中时钟驱动器中设置的“与”电路示意图；
图16是表示第三实施例中信号变化的时序图；
图17是表示第一时钟驱动器结构的方块图；
图18是表示第二时钟驱动器结构的方块图；
图19是表示图18中第二时钟驱动器中延迟电路结构的电路图。
下面将参照附图详细地描述本发明的实施例。第一实施例涉及图1所示非接触IC卡所用的电荷泵。图4是表示本发明第一实施例升压器结构的方块图。图5是表示第一实施例中的电荷泵结构的电路图。图6是表示第一实施例中时钟驱动器结构的方块图。图7是表示分频器结构的方块图。根据第一实施例的升压器，设置电荷泵1，用于向电荷泵1提供具有八个相位时钟信号CLK1到CLK8的时钟驱动器(发生器)2，以及用于向时钟驱动器2提供时钟信号CLK0的环形振荡器3。电荷泵1、时钟驱动器2和环形振荡器3分别与图1的电荷泵107、时钟驱动器111和环形振荡器109对应。另外，第一实施例中的时钟信号CLK0对应于从图1所示的IC卡中的环形振荡器109输出的时钟CLK。该时钟信号CLK0也可以是另外一个信号，比如CPU控制时钟信号，并并限定为环形振荡器的输出信号。
例如，在电荷泵1中，9个N沟道晶体管Tr0到Tr8是串联连接的。晶体管Tr0到Tr8是比如非掺杂晶体管。第一级晶体管Tr0被提供用于防止电流的回流，并且是以二极管方式连接到电源，电荷泵电压Vcp被提供它的的栅极和源极。电压Vpp从末级晶体管Tr8的漏极输出到EEPROM。此外，关于电容器C1到C8，它们各自的一端分别连接到提供在相邻晶体管之间的每个节点N1到N8。时钟信号CLK1到CLK8被输入到电容器C1到C8的另一端。每个电容器C1到C8的容量比如为大约8pF。
时钟驱动器2设有六个分频器D1到D6，用于将输入信号分成一半。
分频器D1到D6具有图7所示的结构。也即每个分频器D1到D6包括一个输入信号IN的反相器IV11，一个用于使反相器IV11的输出信号反转的反相器IV12。此外，设置“或非”电路NOR1和NOR2，用于接收由外围电路，如图1中的外围电路105所产生的复位信号。进而还设置反相器IV13和IV14，用于接收“或非”电路NOR1的输出信号。这里，在“或非”电路NOR1与反相器IV14之间设置传输门G3。“或非”电路NOR2的输出信号通过传输门G1被输入到“或非”电路NOR1的输入端，而反相器IV13的输出信号通过传输门G2输入到“或非”电路NOR1的输入端。另外，“或非”电路NOR2的输出信号通过传输门G4输入到反相器IV14。反相器IV15和IV16串联连接到反相器IV14，反相器IV16的输出信号充当分频器的输出信号。由反相器IV11和IV12的输出信号切换传输门G1到G4。图8是表示图7所示分频器工作过程的时序图。
另外，在分频器D1到D6中，复位信号是一个比如用来控制被传送到EEPROM的写入操作的信号。当复位信号处于高电平时，“或非”电路NOR1和NOR2的输出信号处于低电平，使分频动作暂停，从而暂停电荷泵1的升压动作。
还有，在时钟驱动器2中，反相器IV1被连接在分频器D2与输入端之间，所述输入端输入时钟信号CLK0。时钟信号CLK0的反信号CLKB被输入到分频器D2。此外，反相器IV2被连接在反相器IV1与分频器D1之间，一个与时钟信号CLK0同相的信号CLK被输入到分频器D1。
分频器D1的输出时钟信号CLKB被输入到分频器D4。此外，反相器IV3被连接在分频器D1和D3之间，输出信号CLKH的反信号CLKB被输入到分频器D3。
同时，分频器D2的输出信号CLKHB被输入到分频器D6。此外，反相器IV4连接在分频器D2和D5之间，输出信号CLKH2的反信号CLKH2B被输入到分频器D5。
此外还提供：反相器IV5，用于反转分频器D3之输出信号CLKQ2并输出反信号CLKQ2B；反相器IV6，用于反转分频器D4的输出信号CLKQ并输出反信号CLKQB；反相器IV7，用于反转分频器D5的输出信号CLKQ4并输出反信号CLKQ4B，以及反相器IV8，用于反转分频器D6的输出信号CLKQ3并输出反信号CLKQ3B。
进而还提供：“与”电路AND1，用以获得信号CLKQ2B和信号CLKQ的逻辑乘法；“与”电路AND2，用以获得信号CLKQ和信号CLKQ2的逻辑乘法；“与”电路AND3，用以获得信号CLKQB和信号CLKQ2的逻辑乘法；“与”电路AND4，用以获得信号CLKQB和信号CLKQ2B的逻辑乘法；“与”电路AND5，用以获得信号CLKQ4B和信号CLKQ3的逻辑乘法；“与”电路AND6，用以获得信号CLKQ4和信号CLKQ3的逻辑乘法；“与”电路AND7，用以获得信号CLKQ4和信号CLKQ3B的逻辑乘法，以及“与”电路AND8，用以获得信号CLKQ4B和信号CLKQ3B的逻辑乘法的。则“与”电路AND1到AND8的输出信号分别地作为时钟信号CLK1到CLK8。
图9是表示时钟驱动器2中信号变化的时序图。如图9所示，时钟信号CLK1到CLK4是通过分频时钟信号CLK0产生的，以使彼此的高电平周期不重叠，时钟信号CLK0被用于非接触IC卡中的CPU等。时钟信号CLK5到CLK8是分别按照时钟信号CLK0的一半周期延迟时钟信号CLK1到CLK4产生的。
下列将讨论上面结构的第一实施例的工作过程。图10A到10D分别表示节点N4、N3、N2和N1的电位变化图线。图10E是表示对应于图10A到10D的时钟信号CLK1到CLK4变化的时序图。
当时钟信号CLK1升高时，节点N1的电位立即增加，然后节点N1放电。该电位表示为Vm。同时，基于放电节点N1，晶体管Tr1被导通以及节点N2被充电，晶体管Tr2被开启以及节点N3被少量充电。然而，节点N3的电位没有增加到晶体管Tr3被开启的程度，所以节点N4电位不变化。当晶体管Tr1和Tr2的阈值电压分别表示为VT(Tr1)和VT(Tr2)时，节点N2的电位是“VN1-VT(Tr1)”，而节点N3的电位是“VNl-VT(Tr1)-VT(Tr2)”。
继而，当时钟信号CLK2上升但时钟信号CLK1下降时，节点N2的电位立即增加，然后节点N2被放电。节点N2的电位从前面时间的增加起更进一步提升，以使该电位比节点N1的增加电位更高。另外，当时钟信号CLK1上升时，节点N3以相同的方式随着时间更进一步充电，电位是“VN2-VT(Tr2)”。因此，晶体管Tr3开启而节点N4被少量充电。当晶体管Tr3的阈值电压被表示为VT(Tr3)，节点N4的电位是“VN2-VT(Tr2)-VT(Tr3)”。同时，关于节点N1，晶体管Tr0以二极管方式连接到电源，所以节点N1被充电，而它的电位是“Vcp-VT(Tr0)”。这里的VT(Tr0)是晶体管Tr0的阈值电压。
随后，当时钟信号CLK3上升但时钟信号CLK2下降时，节点N3的电位立即增加，然后节点N3被放电。节点N3的电位从前面两个调整的增加起更进一步提升，以使该电位比节点N2的增加电位更高。此外，当时钟信号CLK2上升时，节点N4以相同的方式随着时间更进一步充电，电位是“VN3-VT(Tr3)”。此外，对节点N2的充电开始。
接下来，当时钟信号CLK4上升但时钟信号CLK3下降时，节点N4的电位立即增加，然后节点N4被放电。节点N4的电位从前面两个时序的增加起更进一步提升，以使该电位比节点N3的增加电位更高。进而，开始对节点N3充电。
其后，当时钟信号CLK1上升，同时时钟信号CLK4下降时，在晶体管Tr1到Tr4之间重复前面的步骤。如上所述，通过充电，节点Nk+1的电位增加到VNK-VT(Trk)。
再有，关于晶体管Tr5到Tr8，从时钟信号CLK5下降起到时钟信号CLK0的一半周期之后，时钟信号CLK5上升。然后，通过延迟时钟信号CLK1到CIK4分别产生时钟信号CLK5到CLK8，以实现前面的步骤，并从晶体管Tr8的漏极输出电压Vpp。电压Vpp是自电荷泵电压Vcp升高的。
另外，前述工作过程是从该操作开始推移大约1到1.5微秒的时间之后进行的。节点N2到N8的电位随时间的推移增加。因此，当节点N1电位增加时在节点N3的电位增加程度是随时间的推移降低，并且某一时间该增加最后收敛到为0。
如前所述，根据第一实施例，当前级晶体管被开启时，每一节点电位增加，当相应的时钟信号上升时，每一节点电位更进一步增加。因此能够升高电荷泵电压Vcp。
图11是表示第一实施例中时钟信号CLK1到CLK8和源极电流变化的时序图。如图11所示，所有晶体管在上升时间时是移位的，所以源极电流的峰值是低的。由于这个原因，送到稳压器的电压没有迅速地增加，以致能够防止其它电路的误动作，比如当将此实施例用于非接触IC卡时CPU的误动作。
此外，至于用于驱动第一实施例中的晶体管的时钟驱动器2，时钟信号可以被用于驱动单个晶体管，以使时钟驱动器2的负载显著地降低。
此外，在对应于节点的时钟信号的上升之前，每一节点电位增加，即提供一个长的充电时间，所以获得高的充电效率。
下面将讨论本发明的第二实施例。第二实施例在电荷泵的结构上不同于第一实施例的结构。图12是表示本发明第二实施例升压器中的电荷泵结构的电路图。这里，对于图12的第二实施例中的电荷泵，与图5中的第一实施例的电荷泵的相同的部件用相同的编号表示，其详细描述被省略。
在第二实施例中，电荷泵第一级的晶体管Tr0a不是二极管形式连接的，时钟信号CLK4被输入到晶体管Tr0a的栅极。其它结构如时钟驱动器2是与第一实施例的结构相同的。
下面将讨论本发明的第二实施例的工作过程。图13A到13D分别表示第二实施例中的节点N4、N3、N2、和N1的电位变化图形。图13E是表示对应于图13A到图13D的时钟信号CLK1到CLK4的变化的时序图。
当时钟信号CLK1升高时，节点N1的电位立即增加，然后节点N1放电。同时，基于放电节点N1，以与第一实施例相同的方式，晶体管Tr1被开启而节点N2被充电，晶体管Tr2被开启而节点N3被少量充电。然而，晶体管Tr3保持截止，而节点N4电位不变化。
接下来，当时钟信号CLK2上升但时钟信号CLK1下降时，节点N2的电位立即增加，然后节点N2被放电。节点N2的电位从前面时间的增加起更进一步提升，以使该电位比节点N1的增加电位更高。此外，节点N3以与时钟信号CLK1上升时相同的方式更进一步充电。因此，晶体管Tr3开启而节点N4被少量充电。同时，节点N1的电位和第一实施例不同，时钟信号CLK4被提供到晶体管Tr0a的栅极。因此，此时，时钟信号CLK4是低的而晶体管Tr0被截止，所以节点N1具有大约OV的电位。
随后，当时钟信号CLK3上升但时钟信号CLK2下降时，节点N3的电位立即增加，然后节点N3被放电。节点N3的电位从前面两个时间的增加起更进一步提升，以使该电位比节点N2的增加电位更高。此外，节点N4的电位更进一步比前面时间更多的充电。
然后，当时钟信号CLK4上升但时钟信号CLK3下降时，节点N4的电位立即增加，然后节点N4被放电。节点N4的电位从前面两个时序的增加起更进一步提升，以使该电位比节点N3的增加电位更高。另外，由于时钟信号CLK4的上升，第一级晶体管Tr0a开启。因此，节点N1充电，节点N2和N3电位相应地增加。
其后，时钟信号CLK1上升，同时时钟信号CLK4下降。在晶体管Tr1到Tr4之间重复前面的步骤。如上所述，在第二实施例中，同样地，节点NK+1的电位通过充电增加到VHK-VT(Trk)。
此外，至于晶体管Tr5到Tr8，执行与第一实施例相同的工作过程，自电荷泵电压Vcp升压的电压Vpp从晶体管Tr8的漏极输出。
另外，前述工作过程是从该操作开始推移大约1到1.5微秒的时间之后进行的。节点N2到N8的电位随时间的推移增加。因此，当节点N1电位增加时在节点N3的电位增加被降低，并且某一时间该增加，最后收敛到为0。
如上所述，第二实施例也能够升高电荷泵电压Vcp。进而，所有晶体管在上升时序时移位，所以源极电流的峰值是低的，并且可以防止其它电路比如CPU的误动作。此外，关于时钟驱动器2，虽然时钟信号CLK4被用于驱动两个晶体管，但与已有技术相比，负载显著地降低。
而且，在第二实施例中，当时钟信号CLK1为高电平时，低电平时钟信号输入到晶体管Tr0a的栅极。因此，即使当晶体管Tr0a的阈值电压为负值，虽然那里有一个限制，晶体管Tr0a在正常状态之下是不开启的。因此可以防止来自节点N1的回流。
此外，在第二实施例中的升压的初始的步骤中，当每一时钟信号CLK1到CLK4升高一次时，节点N1被充电两次，结果造成与第一实施例相比较短的升压时间。
另外，虽然第一和第二实施例中使用具有八个相位的时钟信号CLK1到CLK8，但时钟信号的数并没有特别地限制，可以根据时钟信号的数目调整使用于电荷泵的晶体管和电容器的数目。图14是表示本发明第三实施例的电荷泵结构的电路图，其中第二实施例被用于具有十六个相位的时钟信号。图15A到15P表示第三实施例中时钟驱动器中的“与”电路。图16是表示第三实施例中信号变化的时序图。
在第三实施例的电荷泵中，十七个N沟道晶体管Tr0到Tr16是串联连接的。此外，电容器C1到C16中每一个的一端连接到节点N1到N16的每一个。每一节点是在相邻的晶体管之间提供的。时钟信号CLK1到CLK16分别地输入到电容器C1到C16的另一端。
同时，如图15A到15P所示，时钟驱动器设有：“与”电路11，用以获得信号CLK1T和CLK2T的逻辑乘法；“与”电路12，用以获得信号CLK2B和CLK1T的逻辑乘法；“与”电路13，用以获得信号CLK1B和CLK2B的逻辑乘法；“与”电路14，用以获得信号CLK1B和CLK2T的逻辑乘法；“与”电路15，用以获得信号CLK8B和CLK7T的逻辑乘法；“与”电路16，用以获得信号CLK7B和CLK8B的逻辑乘法；“与”电路17，用于获得信号CLK8T和CLK7B的逻辑乘法；“与”电路18，用以获得信号CLK7T和CLK8T的逻辑乘法；“与”电路19，用以获得信号CLK4B和CLK3T的逻辑乘法；“与”电路20，用以获得信号CLK3B和CLK4B的逻辑乘法；“与”电路21，用以获得信号CLK4T和CLK3B的逻辑乘法；“与”电路22，用以获得信号CLK3T和CLK4T的逻辑乘法；“与”电路23，用以获得信号CLK6B和CLK5T的逻辑乘法；“与”电路24，用以获得信号CLK5B和CLK6B的逻辑乘法；“与”电路25，用以获得信号CLK6T和CLK5B的逻辑乘法，以及“与”电路26，用以获得信号CLK5T和CLK6T的逻辑乘法。
这里，如图16所示，通过将时钟信号CLK0一分为四而产生信号CLK8T，并且信号CLK8B是信号CLK8T的反信号。通过将信号CLK8T延迟时钟信号CLK0的两个周期产生信号CLK7T，信号CLK7B是信号CLK7T的反信号。信号CLK6T是自信号CLK8T推迟时钟信号CLK0的一个周期，信号CLK6B是信号CLK6T的反信号。信号CLK5T是自信号CLK8T推迟时钟信号CLK0的三个周期，信号CLK5B是信号CLK5T的反信号。
而且，时钟信号CLK1T到CLK4T分别按照时钟信号CLK0的一半周期延迟时钟信号CLK5T到CLK8T而产生。时钟信号CLK1B到CLK4B分别按照时钟信号CLK0的一半周期延迟时钟信号CLK5B到CLK8B而产生。
关于从“与”电路AND11到AND26输出的时钟信号，通过分频时钟信号CLK0产生时钟信号CLK1到CLK4，如此以致彼此的高电平周期不重叠，时钟信号CLK5到CLK8分别通过将时钟信号CLK1到CLK4延迟时钟信号CLK0的一半周期而产生，时钟信号CLK9到CLK12是通过将时钟信号CLK1到CLK4延迟时钟信号CLK0的一个周期生产的，而时钟信号CLK13到CLK16分别通过将时钟信号CLK1到CLK4延迟时钟信号CLK0的二分之三周期地而产生。
因此，第三实施例中的任何时钟信号CLK1到CLK16没有同时地上升。由于这个原因，源极电流的峰值较低，而时钟驱动器的负载较轻。
另外，第三实施例利用第二实施例用于具有十六个相位的时钟信号。第一实施例也适用于具有十六个相位的时钟信号。
此外，时钟驱动器的结构与图6的结构不一致。在产生具有十六个相位的时钟信号的情况下，比如图17或图18的结构也是可适用的。图17是表示用于产生具有十六个相位的第一时钟驱动器结构的方块图。图19是表示用于产生具有十六个相位的第二时钟驱动器结构的方块图。此外，图19是表示在图18所示第二时钟驱动器中的延迟电路结构的电路图。
图17的时钟驱动器设置：对其输入时钟信号CLK0和复位信号的“或非”电路NOR11，以及用于反转“或非”电路NOR11的输出信号的反相器IV21。进而，如图7结构的分频器D11到D14串联连接到反相器IV21。进一步还设置：用于获得来自分频器D13的输出信号和来自分频器D14的输出信号的非关联的与非电路NAND1；用于获得来自分频器D13的输出信号和来自分频器D14反转的输出信号的非关联的与非电路NAND2；用于获得来自分频器D13的输出信号和来自分频器D14的反转的输出信号的非关联的与非电路NAND3；用于获得来自分频器D13的反转的输出信号和来自分频器D14的输出信号的非关联的与非电路NAND4。反相器IV22到IV25分别地连接到与非电路NAND1到NAND4的输出端，反相器的输出信号是输出信号CLK1到CLK4。
另外，反相器IV32、IV33、IV40、IV41、IV48和IV49串联连接到反相器IV22，反相器IV33、IV41和IV49的输出信号分别作为时钟信号CLK5、CLK9和CLK13。
以相同的方式，反相器IV30、IV31、IV38、IV39、IV46和IV47串联的连接到反相器IV23，反相器IV31、IV39和IV47的输出信号分别作为时钟信号CLK6、CLK10和CLK14。
进而，反相器IV28、IV29、IV36、IV37、IV44和IV45串联连接到反相器IV24，反相器IV29、IV37和IV45的输出信号分别作为时钟信号CLK7、CLK11和CLK15。
此外，反相器IV26、IV27、IV34、IV35、IV42和IV43串联连接到反相器IV25，反相器IV33、IV41和IV49的输出信号分别作为时钟信号CLK8、CLK12和CLK16。
在上面结构的时钟驱动器中，首先从时钟信号CLK0产生具有四个相位的时钟信号CLK1到CLK4。时钟信号CLK1到CLK4是由串联连接的偶数个反相器延迟的，以致按顺序产生时钟信号CLK5到CLK8、时钟信号CLK9和CLK12，以及时钟信号CLK13到CLK16。
此外，在图18所示的时钟驱动器中，延迟电路DL4、DL8和DL12串联连接到反相器IV22，延迟电路DL3、DL7和DL11串联连接到反相器IV23，延迟电路DL2、DL6和DL10串联连接到反相器IV24。进而提供串联连接的反相器IV50到IV53，时钟信号CLK0被输入到反相器IV50的输入端。反相器IV52的输出信号被输入到延迟电路DL1到DL4和延迟电路DL9到DL12的时钟端子，反相器IV53的输出信号被输入到延迟电路DL5到DL8的时钟端子。
另外，延迟电路DL1到DL4的输出信号分别作为时钟信号CLK8、CLK7、CLK6和CLK5。延迟电路DL5到DL8的输出信号分别作为时钟信号CLK12、CLK11、CLK10和CLK9。延迟电路DL9到DL12的输出信号分别作为时钟信号CLK16、CLK15、CLK14和CLK13。
此外，如图19所示，每个延迟电路DL1到DL12都设置反相器IV62和IV63，其中反相器IV62和IV63串联连接到一个输入端，该端输入输入信号IN。反相器IV63的输出信号作为延迟电路的输出信号。另外，在反相器IV62和该输入端之间提供传输门G11。此外，提供时钟反相器CIV1，它的输入端连接到反相器IV62的输出端，而它的输出端连接到反相器IV62的输入端。反相器IV61连接到时钟端子，传输门G11和时钟控制的反相器CIV1的动作由反相器IV61的输出信号和输入到时钟端子的时钟信号C切换。
在有如上面结构的时钟驱动器中，首先，具有四个相位的时钟信号CLK1到CLK4是从时钟信号CLK0中产生的，时钟信号CLK1到CLK4通过延迟电路延迟相继产生时钟信号CLK5到CLK8、时钟信号CLK9到CLK12和时钟信号CLK13到CLK16。
另外，图17和18所示的复位信号与图7所示的复位信号相同。
这样的时钟驱动器也适用于在第一和第二实施例中描述的具有八个相位的时钟信号。
此外，前述实施例涉及用于通过天线接收来自外部的信号并且产生内部电流的非接触IC卡。然而，在非接触IC卡中出现的问题存在在包括电源例如低供电容量的水银电池的电器产品中。本发明并不限于非接触IC卡，它也适用于电池操作的电器产品。