并行高速组播通道的硬件实现方法.pdf

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摘要
申请专利号:

CN200410009741.2

申请日:

2004.11.02

公开号:

CN1610303A

公开日:

2005.04.27

当前法律状态:

撤回

有效性:

无权

法律详情:

发明专利申请公布后的视为撤回|||实质审查的生效|||公开

IPC分类号:

H04L12/04; H04L12/56

主分类号:

H04L12/04; H04L12/56

申请人:

港湾网络有限公司;

发明人:

郑晓平; 赵昕

地址:

100094北京市海淀区上地中关村软件园港湾网络研发基地5150信箱

优先权:

专利代理机构:

北京君尚知识产权代理事务所

代理人:

俞达成

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内容摘要

本发明提出一种组播报文硬件分发方法,技术方案为:在目前基于IP星型结构的接入交换机基础上,在背板上增加基于并行总线的组播专用通道。主控单板把组播数据流发到专门处理组播的FPGA芯片,进行串并转换,将高速的组播报文数据流转换为低速并行数据信号,经过线路驱动以LVTTL电平经由背板的并行总线同步传输到各业务板,经过业务板的总线驱动和时钟整型、恢复接入业务板FPGA芯片恢复高速组播流数据,根据组播端口表把数据发送到相应的用户端口中。组播端口表可以由主控板通过业务接口对业务板进行配置,也可以在LVTTL的并行组播流中以类似带内传输的方法由主控板FPGA发到业务板FPGA芯片。

权利要求书

1.  一种并行高速组播通道的硬件实现方法,其特征在于:
在基于IP星型结构的接入交换机背板上增加基于并行总线的组播专用通道;
主控单板把组播数据流发送到专门处理组播的FPGA芯片,进行串并转换,将高速的组播报文数据流转换为低速并行数据信号,经过线路驱动以LVTTL电平经由背板的并行总线同步传输到各业务板;
经过业务板的总线驱动和时钟整型、恢复接入业务板FPGA芯片恢复高速组播流数据,并且根据组播端口表把数据发送到相应的用户端口中;
组播端口表可以由主控板通过业务接口对业务板进行配置;
为在背板的并行总线单方向传输GE速率的组播报文,引入了源同步时钟,而且在源端对时钟信号进行了相位控制;
在背板进行阻抗匹配;
接收端使用PLL电路恢复同步时钟,在提高总线数据速率的同时保证了接收端的信号质量。

2.
  根据权利要求1所述的并行高速组播通道的硬件实现方法,其特征在于:组播的建组信息也可以通过带内传输的方式由主控板经FPGA发到业务板。

说明书

并行高速组播通道的硬件实现方法
技术领域
本发明属于计算机网络通信技术领域,尤其涉及一种接入交换机结构和硬件实现组播报文复制分发的方法。
背景技术
在Internet上,多媒体业务诸如:流媒体,视频会议和视频点播等,正在成为信息传送的重要组成部分。点对点传输的单播方式不能适应这一类业务传输特性—单点发送多点接收,因为服务器必须为每一个接收者提供一个相同内容的IP报文拷贝,同时网络上也重复地传输相同内容的报文,占用了大量资源。虽然IP广播允许一个主机把一个IP报文发送给同一个网络的所有主机,但是由于不是所有的主机都需要这些报文,因而浪费了网络资源。在这种情况下组播(multicast)应运而生,它的出现解决了一个主机向特定的多个接收者发送消息的方法。
以IP-DSLAM为例,传统上组播的实现是通过以下过程:
以太网处理板:通过IGMP snooping协议完成组播报文的解析,实现组播MAC地址与PVC的组播号之间的映射,并处理以太网帧与ATM信元之间的数据格式转换,以及执行流控和优先级处理等;
主控单板:对以太网处理板组播映射表进行配置,该表记录了系统组播号与组播频道(这里体现为组播MAC地址)之间的一一对应关系,同时辅助各业务单板建立组播端口信息表;
ADSL业务板:根据主控单板的信息建立组播端口表,并根据组播端口表的内容确定是否接收以太网以单播形式下发的组播报文,最后以单播形式进行空间复制到相应的用户端口中。
组播报文一般流量较大,主控单板到ADSL业务板的组播报文分发会占用大部分的业务流量,致使处理其他业务能力大幅下降。
现在主控单板到各业务板的系统架构一般分为基于ATM的CellBUS总线结构和基于IP的星型结构两种:
基于ATM的Cell BUS总线结构是通过背板上的并行总线把网络处理板和各业务板连接在一起,建立如图1的系统,由于使用双向数据总线,驱动使用了三态门电路外加上拉电阻导致信号速率不高,而且无法使用源同步时钟,也使系统达不到理想的速度;
使用了基于IP的星型总线架构,网络处理板与业务接口板之间通过FE或GE接口传递数据,大大提高了系统带宽,使得基于IP的星型总线结构适应大量接入交换场合。见图2的系统框图。
但是随着组播业务量的不断扩大,基于IP的星型总线架构的网络处理板要完成大量的组播报文复制、分发处理,降低了系统性能。此时,我们回头看看并行总线结构,发现它很适合单向组播报文的处理。
发明内容
本发明的目的是提出一种结合了以上两种系统架构优点的全新结构,提供一种全新的组播报文硬件分发方法,在不影响正常业务的同时,提供良好的组播性能。
本发明的技术方案如下:
在目前基于IP星型结构的接入交换机基础上,在背板上增加基于并行总线的组播专用通道。主控单板把组播数据流发到专门处理组播的FPGA芯片,进行串并转换,将高速的组播报文数据流转换为低速并行数据信号,经过线路驱动以LVTTL电平经由背板的并行总线同步传输到各业务板,经过业务板的总线驱动和时钟整型、恢复接入业务板FPGA芯片恢复高速组播流数据,根据组播端口表把数据发送到相应的用户端口中。组播端口表可以由主控板通过业务接口对业务板进行配置,组播的建组信息也可以在LVTTL的并行组播流中以类似带内传输的方法由主控板FPGA发到业务板FPGA芯片。要在背板的并行总线单方向传输GE速率的组播报文,我们引入了源同步时钟,而且在源端对时钟信号进行了相位控制;在背板进行阻抗匹配;接收端使用PLL电路恢复同步时钟,在提高总线数据速率的同时保证了接收端的信号质量。
基于此种方案,可以大大提高系统同时处理组播报文和正常业务的能力,而且此种使用简单的LVTTL电平信号在背板并行传输数据的方法很容易达到高带宽,实现起来也比较简单,成本低廉,是应对接入交换设备对组播需求不断扩大的高性价比解决方案。
附图说明
下面结合附图对本发明进一步详细地说明:
图1是基于ATM的Cell BUS总线结构;
图2是基于IP的星型结构;
图3是结合Cell BUS和星型结构的系统架构;
图4是新架构主控板功能框图
图5是新架构业务板功能框图
图6是主控板FPGA功能框图
图7是业务板FPGA功能框图
最佳实施例详细描述
下面参照本发明的附图,更详细的描述出本发明的最佳实施例。
根据本发明的组播报文硬件分发方法,采用如下技术方案,具体为:
在目前基于IP星型结构地接入交换机基础上,在背板上增加基于并行总线的组播专用通道。主控单板把组播数据流发到专门处理组播的FPGA芯片,进行串并转换,将高速的组播报文数据流转换为低速并行数据信号,经过线路驱动以LVTTL电平经由背板的并行总线同步传输到各业务板,经过业务板的总线驱动和时钟整型、恢复接入业务板FPGA芯片恢复高速组播流数据,根据组播端口表把数据发送到相应的用户端口中。组播端口表可以由主控板通过业务接口对业务板进行配置,组播的建组信息也可以在LVTTL的并行组播流中以类似带内传输的方法由主控板FPGA发到业务板FPGA芯片。要在背板的并行总线单方向传输GE速率的组播报文,我们引入了源同步时钟,而且在源端对时钟信号进行了相位控制;在背板进行阻抗匹配;接收端使用PLL电路恢复同步时钟,在提高总线数据速率的同时保证了接收端的信号质量。
按照本发明的技术方案,在港湾网络有限公司的Hammer 10000IP-DSLAM系统上进行了实验,下面具体说明本发明的实施方式:
主控单板的组播报文数据经过FPGA芯片的串并转换处理形成并行数据流,FPGA同时对同步时钟进行相位的调整,使得业务板在可以在数据稳定时期采样并行组播流;业务板经过总线驱动的数据同步时钟信号经过PLL电路恢复,输入FPGA,FPGA在时钟有效时采样并行组播数据总线,经并串转换恢复组播报文。
经过实验测试,使用32位并行总线在62.5MHz下由主控单板发送测试组播报文到各槽位业务板,测试中没有发现误包现象,达到了2Gb的系统速率;在83.3MHz下也可以通过无误包测试。
如图3所示为根据本发明的接入交换机架构,网络处理主控板与业务接入板之间以基于GE端口的星型结构提供普通IP接入业务;同时通过32位并型总线在62.5MHz速率下,提供2Gb的组播服务。本发明的接入交换机架构在目前基于IP星型结构的接入交换机基础上,在背板上增加基于并行总线的组播专用通道。主控单板把组播数据流发到专门处理组播的FPGA芯片,进行串并转换,将高速的组播报文数据流转换为低速并行数据信号,经过线路驱动以LVTTL电平经由背板的并行总线同步传输到各业务板,经过业务板的总线驱动和时钟整型、恢复接入业务板FPGA芯片恢复高速组播流数据,根据组播端口表把数据发送到相应的用户端口中。组播端口表可以由主控板通过业务接口对业务板进行配置,也可以在LVTTL的并行组播流中以类似带内传输的方法由主控板FPGA发到业务板FPGA芯片。要在背板的并行总线单方向传输GE速率的组播报文,我们引入了源同步时钟,而且在源端对时钟信号进行了相位控制;在背板进行阻抗匹配;接收端使用PLL电路恢复同步时钟,在提高总线数据速率的同时保证了接收端的信号质量。
图4、图5所示分别为新架构的主控板与业务板功能框图。主控板的网络处理器与各业务单板间通过一条FE/GE通道来交互普通数据业务;另外通过上行通道与上级交换网连接;组播数据则由网络处理器发送到主控板上的专用FPGA芯片,经过处理后经由背板上的并行组播通道发送到业务板。
业务板上处理器使用FE/GE通道来与主控板交互普通数据业务;板上的专用FPGA芯片获取由背板并行组播通道传来的组播数据,也送进处理器;处理器再根据配置信息和数据包的地址信息等来与相应的用户通道交互。
图6、图7所示分别为主控板与业务板的FPGA功能框图。主控板的FPGA芯片主要完成组播数据暂存;串并转换使数据变为32位宽;参考时钟相位调整;32位并行组播数据的同步发送。使用双数据暂存技术,以流水线方式进行数据处理。
业务板上首先使用PLL电路对随路时钟信号进行恢复,然后FPGA使用此时钟信号采样并行组播通道传来的数据,再经过并串转换输出到数据暂存器中,并产生组播中断使处理器处理暂存的组播数据。
基于此种方案,可以大大提高系统同时处理组播报文和正常业务的能力,而且此种使用简单的LVTTL电平信号在背板并行传输数据的方法很容易达到高带宽,实现起来也比较简单,成本低廉,是应对接入交换设备对组播需求不断扩大的高性价比解决方案。
尽管为说明目的公开了本发明的最佳实施例和附图,但是本领域的技术人员可以理解:在不脱离本发明及所附的权利要求的精神和范围内,各种替换、变化和修改都是可能的。因此,本发明不应局限于最佳实施例和附图所公开的内容。

并行高速组播通道的硬件实现方法.pdf_第1页
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并行高速组播通道的硬件实现方法.pdf_第2页
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并行高速组播通道的硬件实现方法.pdf_第3页
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本发明提出一种组播报文硬件分发方法,技术方案为:在目前基于IP星型结构的接入交换机基础上,在背板上增加基于并行总线的组播专用通道。主控单板把组播数据流发到专门处理组播的FPGA芯片,进行串并转换,将高速的组播报文数据流转换为低速并行数据信号,经过线路驱动以LVTTL电平经由背板的并行总线同步传输到各业务板,经过业务板的总线驱动和时钟整型、恢复接入业务板FPGA芯片恢复高速组播流数据,根据组播端口表。

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