记忆体元件的制造方法、记忆体元件与相变化记忆体元件.pdf

本发明是有关于一种记忆体单元结构和硫属化合物相变化记忆体的制造方法。特别是，它产生一小剖面区域，这个小剖面区域是相变化记忆体的硫属化合物－电极接触的部分，此一很小的剖面区域影响硫属化合物记忆体所需要的电流/电能。

1、  一种记忆体元件的制造方法，其特征在于其包括以下步骤：
在一基底的表面上形成一多层堆叠，该多层堆叠包括一第一导体层、为形成选择元件所选定的一或多数个材料层，以及一绝缘层；
蚀刻该绝缘层一直到为形成选择元件所选定的该或该些材料层的表面，以形成多数个沟渠；
在为形成选择元件所选定的该或该些材料层上，沿着该些沟渠相对的两侧，形成由导体材料组成的多数个间隙壁侧电极；
在该多层堆叠中蚀刻出多数个间隙，以此定义向一第一方向延伸的一第一批线，其中，处于该第一批线之间的该些间隙在该基底上的该多层堆叠中延伸，并且将各该分开沟渠相对两侧的该些间隙壁侧电极分隔开来；
用绝缘材料填充该些间隙；
在该些间隙壁侧电极上形成为形成相变化记忆体元件所选定的一或多数个相变化材料层；
在该或该些相变化材料层上，形成一第二导体层；以及
在该多层堆叠、该或该些相变化材料层，以及该第二导体层中蚀刻出多数个另外的间隙，由此定义：
向第二方向延伸的一第二批线，该第一批线和该第二批线互相交叉，其中，该些另外的间隙从该多层堆叠延伸至该第一导体层；以及
一自行对准堆叠，其包括为形成选择元件所选定的该或该些材料层的剩余部分、该些另外的间隙，以及该或该些相变化材料层，该自行对准堆叠在二导线之间延伸，该二导线分别是由该第一导体层以及该第二导体层所形成的。

2、  根据权利要求1所述的记忆体元件的制造方法，其特征在于其中所述的基底上包括一绝缘体。

3、  根据权利要求1所述的记忆体元件的制造方法，其特征在于其中所述的基底上包括一集成电路元件以及一绝缘体。

4、  根据权利要求1所述的记忆体元件的制造方法，其特征在于其中为形成选择元件所选定的该或该些材料层，包括含有p型掺质的一第一多晶硅层与含有n型掺质的一第二多晶硅层，适于用来形成二极管。

5、  根据权利要求1所述的记忆体元件的制造方法，其特征在于其中为形成选择元件所选定的该或该些材料层，包括一金属层与一氧化物绝缘层，适于用来形成二极管。

6、  根据权利要求1所述的记忆体元件的制造方法，其特征在于其中为形成相变化记忆体元件所选定的该或该些相变化材料层，包括一硫属化合物层。

7、  根据权利要求6所述的记忆体元件的制造方法，其特征在于其中所述的硫属化合物层和该些间隙壁侧电极之间，包括一加热/阻障元件。

8、  根据权利要求1所述的记忆体元件的制造方法，其特征在于包括：
在该些间隙壁侧电极上形成加热/阻障的一中介层，其具有一第一电阻，该中介层与为形成相变化记忆体所选定的该或该些相变化材料层处于热对流之中，其中为形成相变化记忆体所选定的该或该些相变化材料层，具有一较低电阻的一第一相和一较高电阻的一第二相，该中介层的该第一电阻大于该相变化材料层于该第二相的该较高电阻。

9、  根据权利要求8所述的记忆体元件的制造方法，其特征在于其中所述的中介层包括一障碍物，其用以阻碍扩散或电致迁移两种情况至少其中之一。

10、  一种相变化记忆体单元的制造方法，其特征在于其包括以下步骤：
形成至少两个间隙壁侧电极，其包括沿着一沟渠的侧壁沉积一导体材料，并除去沿着该沟渠底部沉积的部分该导体材料，而定义出沿着该沟渠相对的两侧壁的一第一间隙壁侧电极和一第二间隙壁侧电极；
在多数个间隙壁侧电极上形成一记忆体相变化材料层；
在该记忆体相变化材料层上形成一字符线导体层；
图案化该字符线导体层和该记忆体相变化材料层，以定义出横越该些间隙壁侧电极的一字符线段。

11、  根据权利要求1所述的记忆体元件的制造方法，其特征在于其中所述的相变化材料层横越该些间隙壁侧电极。

12、  根据权利要求1所述的记忆体元件的制造方法，其特征在于其中于图案化完成后，该相变化材料层连续横越该至少两个间隙壁侧电极。

13、  根据权利要求1所述的记忆体元件的制造方法，其特征在于其中特定的该间隙壁侧电极是形成在一第一金属层之上，其中，该第一金属层是形成在一绝缘层上，该第一金属层和该绝缘层可当作二极管；且该绝缘层是形成在一位元线导体层上。

14、  根据权利要求1所述的记忆体元件的制造方法，其特征在于其中特定的该间隙壁侧电极是形成在一P型重掺杂硅层上，该P型重掺杂硅层是在一N型硅层上所形成的，且该N型硅层是在一N型重掺杂硅位元线上所形成的。

15、  一种记忆体元件，其特征在于其包括：
一基底；
在该基底上向一第一方向延伸的多数个第一导线；
在该些第一导线上向一第二方向延伸的多数个第二导线，该些第二导线于多数个交叉处横跨该些第一导线；
在该些交叉处的多数个记忆体单元，与该些第一导线和该些第二导线电性接触，由一自行对准结构所组成的各该记忆体单元，包括一选择元件、一间隙壁侧电极，以及一相变化记忆体元件，该间隙壁侧电极是一沟渠相对的两侧所形成的一对间隙壁侧电极的其中之一。

16、  一种记忆体元件，其特征在于其包括：
一基底；
在该基底上向一第一方向延伸的多数个第一导线；
在该些第一导线上向一第二方向延伸的多数个第二导线，该些第二导线在多数个交叉处横跨该些第一导线；
在该些交叉处的多数个记忆体单元，它们与该些第一导线和该些第二导线电性接触，由自行对准结构所组成的各该记忆体单元，包括一选择元件、一底部电极以及一相变化记忆体元件，该相变化记忆体元件连续地横过至少一个该底部电极和至少一个该记忆体单元。

17、  一种相变化记忆体元件，其特征在于其包括：
至少二底部电极，该二底部电极存在于一沟渠中相对的两侧的间隙壁侧壁；以及
一记忆体相变化材料和一字符线导体材料，图案化的该字符线导体材料成为一字符线段，该字符线段横越多数个底部电极，其中该记忆体相变化材料与该些底部电极电性耦合，而且该字符线导体材料与该记忆体相变化材料电性耦合。

18、  根据权利要求17所述的相变化记忆体元件，其特征在于其中所述的记忆体相变化材料连续地横过该些底部电极。

19、  根据权利要求17所述的相变化记忆体元件，其特征在于其中所述的记忆体相变化材料不连续地横过该些底部电极。

20、  一种相变化记忆体单元的制造方法，其特征在于其包括以下步骤：
形成多数个间隙壁侧电极，其包括沿着一沟渠的侧壁沉积一导体材料，并图案化该导体材料，沿着该沟渠至少一侧壁定义出该些间隙壁侧电极；
横越至少两个间隙壁侧电极上形成一记忆体相变化材料层；
在该记忆体相变化材料层上形成一字符线导体层；
图案化该字符线导体层与该记忆体相变化材料层，定义出横越该至少两个间隙壁侧电极的一字符线段，其中该记忆体相变化材料层连续地横过该至少两个间隙壁侧电极。

21、  一种相变化记忆体元件，其特征在于其包括：
至少两个间隙壁侧电极，其是沿着一或多数个沟渠的一或多数个侧壁而形成的；
一记忆体相变化材料层，形成于该至少两个间隙壁侧电极上，并连续地横过其上，而且该记忆体相变化材料层与该至少两个间隙壁侧电极电性耦合；以及
一字符线导体层，形成在该记忆体相变化材料层上且与其电性耦合，图案化的字符线导体层，成为横越该至少两个间隙壁侧电极的一字符线段。

记忆体元件的制造方法、记忆体元件与相变化记忆体元件
技术领域
本发明涉及一种记忆体单元(memory cell，记忆体即为内存，存储器，存储介质，以下均称为记忆体)结构和硫属化合物相变化记忆体(chalcogenide phase change memory)的制造方法，特别是，它产生一小剖面区域，这剖面区域是相变化记忆体的硫属化合物-电极接触的部分，此一很小的剖面区域影响硫属化合物记忆体所需要的电流/电能。
本申请案与本发明人共同拥有的两件申请案相关。这两件申请案是2002年8月9日申请的美国申请案第10/215956号“间隙壁硫属化合物记忆体与元件”，以及美国申请案第10/108658号“自行对准可程式相变化记忆体”，此案现为美国专利第6579760号。这些相关申请案的所有内容在此一并做为参考。
背景技术
硫属化合物一直应用于构成集成电路记忆体元件(memory device)的记忆体单元。本领域先前代表性的专利包括Reinberg的专利，即美国专利号5789758；Harshfield的专利，即美国专利号6077729；Wolstenholme，etal.的专利，即美国专利号6153890；Ovshinsky的专利，即美国重新颁发的专利号RE37259(美国专利号5687112的重新颁发)，还有其他许多专利。
应用于集成电路记忆体元件的硫属化合物是具有不只一种固态相(solid-state phase)的材料，这些固态相可以在对其施加热量例如由电流或光学脉冲产生的情况下，而互相改变。包含硫属化合物元件的记忆体单元排列成阵列，以此可以利用集成电路记忆体通用的传统字符线(wordline)/位元线(bit line，位元即为位，以下均称为位元)存取模式而存取。记忆体单元的状态由硫属化合物元件的总体电阻(bulk resistance)而决定。由于不同固态相的硫属化合物有不同的电阻率(resistivity)，因此硫属化合物元件的总体电阻即指出在选定的固态相中，硫属化合物元件的数量。
在充足电流密度的情况下而施加电流，以此使得硫属化合物成分的相改变的问题，反应在记忆体单元的设计上。典型地，为构成耦合到硫属化合物元件的电流通路上的小孔(pore)，采用相对复杂的结构。电流通过这些小孔集中起来，并使得硫属化合物元件中产生一局部的高电流密度。
为构成这些小孔而采用的复杂结构，和基于硫属化合物的记忆体单元的其他方面，在实施时，一直要求相对较大的单元尺寸。还有，复杂的结构会影响记忆体元件的可靠性。大尺寸限制了记忆体元件的密度，并增加其成本。同样地，制造的可靠性对于记忆体元件成功的商业应用上也是非常的关键。高密度、自行对准的记忆体单元一直制造用于其他存储技术，例如在Johnson等人的美国专利案号6185122所描述的垂直叠加的非挥发性(non-volatile)记忆体。
一种生产较高密度单元的方法，由Wicker在美国专利案号6597009“侧壁导体的减少了的接触区域”中提出。在Wicker的设计中，一个沟渠(trench)250的大小刚好是或比一相变化材料(phase change material)插塞(plug)290要窄。此相变化材料插塞与两侧壁导体260的其中之一对准成一直线，此两侧壁导体260电性耦合。相变化材料插塞290是不连续的，并由一绝缘体分隔开。
因而，提供一尺寸较小且能量需求较小的相变化记忆体单元结构及元件就是所期望能得到的。更进一步的，提供有效且可靠结构的元件的制造方法，也是所期望得到的。
发明内容
本发明是有关于一新颖的记忆体单元结构和硫属化合物相变化记忆体的制造方法。特别是有关于它产生一小的横截面区域，这横截面区域是相变化记忆体的硫属化合物-电极接触部分，此一很小的横截面区域影响硫属化合物记忆体所需要的电流/电能。
本发明地目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种记忆体元件的制造方法，其包括以下步骤：在一基底的表面上形成一多层堆叠，该多层堆叠包括一第一导体层、为形成选择元件所选定的一或多数个材料层，以及一绝缘层；蚀刻该绝缘层一直到为形成选择元件所选定的该或该些材料层的表面，以形成多数个沟渠；在为形成选择元件所选定的该或该些材料层上，沿着该些沟渠相对的两侧，形成由导体材料组成的多数个间隙壁侧电极；在该多层堆叠中蚀刻出多数个间隙，以此定义向一第一方向延伸的一第一批线，其中，处于该第一批线之间的该些间隙在该基底上的该多层堆叠中延伸，并且将各该分开沟渠相对两侧的该些间隙壁侧电极分隔开来；用绝缘材料填充该些间隙；在该些间隙壁侧电极上形成为形成相变化记忆体元件所选定的一或多数个相变化材料层；在该或该些相变化材料层上，形成一第二导体层；以及在该多层堆叠、该或该些相变化材料层，以及该第二导体层中蚀刻出多数个另外的间隙，由此定义：向第二方向延伸的一第二批线，该第一批线和该第二批线互相交叉，其中，该些另外的间隙从该多层堆叠延伸至该第一导体层；以及一自行对准堆叠，其包括为形成选择元件所选定的该或该些材料层的剩余部分、该些另外的间隙，以及该或该些相变化材料层，该自行对准堆叠在二导线之间延伸，该二导线分别是由该第一导体层以及该第二导体层所形成的。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的记忆体元件的制造方法，其中所述的基底上包括一绝缘体。
前述的记忆体元件的制造方法，其中所述的基底上包括一集成电路元件以及一绝缘体。
前述的记忆体元件的制造方法，其中为形成选择元件所选定的该或该些材料层，包括含有p型掺质的一第一多晶硅层与含有n型掺质的一第二多晶硅层，适于用来形成二极管。
前述的记忆体元件的制造方法，其中为形成选择元件所选定的该或该些材料层，包括一金属层与一氧化物绝缘层，适于用来形成二极管。
前述的记忆体元件的制造方法，其中为形成相变化记忆体元件所选定的该或该些相变化材料层，包括一硫属化合物层。
前述的记忆体元件的制造方法，其中所述的硫属化合物层和该些间隙壁侧电极之间，包括一加热/阻障元件。
前述的记忆体元件的制造方法，包括：在该些间隙壁侧电极上形成加热/阻障的一中介层，其具有一第一电阻，该中介层与为形成相变化记忆体所选定的该或该些相变化材料层处于热对流之中，其中为形成相变化记忆体所选定的该或该些相变化材料层，具有一较低电阻的一第一相和一较高电阻的一第二相，该中介层的该第一电阻大于该相变化材料层于该第二相的该较高电阻。
前述的记忆体元件的制造方法，其中所述的中介层包括一障碍物，其用以阻碍扩散或电致迁移两种情况至少其中之一。
本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一种相变化记忆体单元的制造方法，其包括以下步骤：形成至少两个间隙壁侧电极，其包括沿着一沟渠的侧壁沉积一导体材料，并除去沿着该沟渠底部沉积的部分该导体材料，而定义出沿着该沟渠相对的两侧壁的一第一间隙壁侧电极和一第二间隙壁侧电极；在多数个间隙壁侧电极上形成一记忆体相变化材料层；在该记忆体相变化材料层上形成一字符线导体层；图案化该字符线导体层和该记忆体相变化材料层，以定义出横越该些间隙壁侧电极的一字符线段。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的记忆体元件的制造方法，其中所述的相变化材料层横越该些间隙壁侧电极。
前述的记忆体元件的制造方法，其中于图案化完成后，该相变化材料层连续横越该至少两个间隙壁侧电极。
前述的记忆体元件的制造方法，其中特定的该间隙壁侧电极是形成在一第一金属层之上，其中，该第一金属层是形成在一绝缘层上，该第一金属层和该绝缘层可当作二极管；且该绝缘层是形成在一位元线导体层上。
前述的记忆体元件的制造方法，其中特定的该间隙壁侧电极是形成在一P型重掺杂硅层上，该P型重掺杂硅层是在一N型硅层上所形成的，且该N型硅层是在一N型重掺杂硅位元线上所形成的。
本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一种记忆体元件，其包括：一基底；在该基底上向一第一方向延伸的多数个第一导线；在该些第一导线上向一第二方向延伸的多数个第二导线，该些第二导线于多数个交叉处横跨该些第一导线；在该些交叉处的多数个记忆体单元，与该些第一导线和该些第二导线电性接触，由一自行对准结构所组成的各该记忆体单元，包括一选择元件、一间隙壁侧电极，以及一相变化记忆体元件，该间隙壁侧电极是一沟渠相对的两侧所形成的一对间隙壁侧电极的其中之一。
本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一种记忆体元件，其包括：一基底；在该基底上向一第一方向延伸的多数个第一导线；在该些第一导线上向一第二方向延伸的多数个第二导线，该些第二导线在多数个交叉处横跨该些第一导线；在该些交叉处的多数个记忆体单元，它们与该些第一导线和该些第二导线电性接触，由自行对准结构所组成的各该记忆体单元，包括一选择元件、一底部电极以及一相变化记忆体元件，该相变化记忆体元件连续地横过至少一个该底部电极和至少一个该记忆体单元。
本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一种相变化记忆体元件，其包括：至少二底部电极，该二底部电极存在于一沟渠中相对的两侧的间隙壁侧壁；以及一记忆体相变化材料和一字符线导体材料，图案化的该字符线导体材料成为一字符线段，该字符线段横越多数个底部电极，其中该记忆体相变化材料与该些底部电极电性耦合，而且该字符线导体材料与该记忆体相变化材料电性耦合。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的相变化记忆体元件，其中所述的记忆体相变化材料连续地横过该些底部电极。
前述的相变化记忆体元件，其中所述的记忆体相变化材料不连续地横过该些底部电极。
本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一种相变化记忆体单元的制造方法，其包括以下步骤：形成多数个间隙壁侧电极，其包括沿着一沟渠的侧壁沉积一导体材料，并图案化该导体材料，沿着该沟渠至少一侧壁定义出该些间隙壁侧电极；横越至少两个间隙壁侧电极上形成一记忆体相变化材料层；在该记忆体相变化材料层上形成一字符线导体层；图案化该字符线导体层与该记忆体相变化材料层，定义出横越该至少两个间隙壁侧电极的一字符线段，其中该记忆体相变化材料层连续地横过该至少两个间隙壁侧电极。
本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一种相变化记忆体元件，其包括：至少两个间隙壁侧电极，其是沿着一或多数个沟渠的一或多数个侧壁而形成的；一记忆体相变化材料层，形成于该至少两个间隙壁侧电极上，并连续地横过其上，而且该记忆体相变化材料层与该至少两个间隙壁侧电极电性耦合；以及一字符线导体层，形成在该记忆体相变化材料层上且与其电性耦合，图案化的字符线导体层，成为横越该至少两个间隙壁侧电极的一字符线段。
经由上述可知，本发明是有关于一种记忆体单元结构和硫属化合物相变化记忆体的制造方法。特别是，它产生一小剖面区域，这个小剖面区域是相变化记忆体的硫属化合物-电极接触的部分，此一很小的剖面区域影响硫属化合物记忆体所需要的电流/电能。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
图1描绘了在记忆体元件中采用相变化材料的元件的一般结构。
图2描绘了典型的脉冲外形。
图3绘示本发明中相变化记忆体的实际运作。
图4和图5绘示图3所示结构中两个可供选择的实施例。
图6至图13绘示建构如图3至图5中所描绘的结构的制造方法。
111、112：字符线                        121、122：位元线
131：选择元件                           141：相变化材料
210：x轴                                211：脉冲的开始
212：非晶态重置脉冲的关闭               213：结晶态设置脉冲的关闭
220：y轴                                221：周围环境的温度(Ta)
222：结晶态的临界温度(Tx)               223：非晶态的临界温度(Tm)
240：非晶态重置脉冲曲线                 250：结晶态设置脉冲曲线
241：短暂的期间                         251：延长的期间
311、411：位元线                        312：第一绝缘体
313：附加的导体层                       321：间隙壁侧电极
322：第二绝缘体                         331：相变化材料层
332：字符线导体材料                     340A：相变化材料
340B：相变化材料                        450：额外的金属层
405、406、412、413：掺杂硅层            761、1063、1164：沟渠
862：电极沉积层                         862A、862B：间隙壁
1375：记忆体单元
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的记忆体元件的制造方法、记忆体元件与相变化记忆体元件其具体实施方式、方法、步骤、结构、特征及其功效，详细说明如后。
本发明提供一基于包含硫属化合物的相变化材料的自行对准(self-aligned)、非挥发性记忆体结构，以及运用此结构的集成电路元件的制造方法。此记忆体结构可以在集成电路上一非常微小的面积内制造出来。对一较佳实施来说，在一阵列中每个记忆体单元所需要的此面积，其大小大约是4F²，其中F等于制程的最小线宽。因此，对最小线宽为0.1微米的制造方法，记忆体单元的面积大约0.04平方微米。
此外，这制造方法产生自行对准的记忆体单元，记忆体单元需要减少阵列相关罩幕(mask)的数目，这些罩幕是用以定义位元线以及字符线的。记忆体单元是在位元线和字符线的交叉处定义的，且在自行对准制程中，具有以位元线和字符线的宽度所定义出来的尺寸大小。
在本发明的结构中，所采用包含硫属化合物的相变化材料，提供高密度、非挥发性且可程式化的记忆体元件。
硫属化合物合金包含元素周期表中第6行的一或多个元素。很多硫属化合物相变化合金在技术文献里都有说明，其中包括如下这些合金：镓锑合金、铟锑合金、铟硒合金、锑碲合金、锗碲合金、锗锑碲合金、铟锑碲合金、镓硒碲合金、锡锑碲合金、铟锑锗合金、银铟锑碲合金、锗锡锑碲合金，锗锑硒碲合金以及碲锗锑硫合金。在锗锑碲合金家族中，一很广范围的合金组合都可能起有效的作用。此组合可以用Te_aGe_bSb_100-(a+b)表示，(其中Te是碲，Ge是锗，Sb是锑)。有一研究人员已经描述过，最有用的合金是其沉积的材料中，碲的平均浓度要比70％小，典型的是低于60％并通常处于23％到58％的碲这样的范围，最适宜的是含有碲在大约48％到58％之间的范围。锗的浓度要大约在5％以上，并在材料中平均含有大约8％到大约30％之间，通常保持在低于50％。最适宜的是含有锗在大约8％到40％之间的范围。在此组合中，剩下的主要构成元素是锑。以上这些百分比是原子百分比，所有成份的原子总和构成100％的比例。以上是Ovshinky‘112专利，在第10-11行描述的。另外一位研究人员评估了其他特定的几种合金，它们包括Ge₂Sb₂Te₅，GeSb₂Te₄和Ge₁Sb₄Te₇合金。Noboru Yamada在其“高资料率记录的锗-锑-碲相变化光碟片的可能性”，SPIE(国际光学工程学会)3109期第28-37页(1977年)有相应的描述。更一般地，过渡金属，例如铬、铁、镍、铌、钯，铂及其混合物或其合金可以与锗-锑-碲混合，以此形成一具有可程式化阻抗性质的相变化合金。可能有效用的记忆体材料的特定例子，在Ovshinky的‘112专利的第11-13行有描述，这些例子的内容在此一并做为参考。
相变化合金可以在一第一结构状态和一第二结构状态之间转变。第一结构状态中的材料通常是非晶体(amorphous)，而第二结构状态中的材料的局部排列通常是结晶体(crystalline)。这些合金至少是双稳态的。非晶体这个字是用来指一相对较无次序的结构，即比一晶体更无次序，非晶体的结构具有可检测到的特性，例如高电阻率。结晶体这个字是用来指一相对较有次序的结构，即比非晶体的结构较有次序，结晶体具有可检测到的特性，例如，其低于非晶态的电阻率。典型地，相变化材料可以在不同的可检测状态之间切换电性，这些状态是局部排列的不同而形成的，它们跨越了从完全的非晶态一直到完全的结晶态。其他由于非晶态和结晶态之间的改变，而影响的材料特性，包括原子次序、自由电子密度和活化能。相变化材料可以切换到不同的固态相，或切换到两个或多个的混合的固态相，从完全的非晶态一直到完全的结晶态之间提供一灰阶。材料的电性特征则由此相应的改变。
图1描绘了在记忆体元件中采用相变化材料的元件的一般结构。记忆体单元位于字符线111、112和位元线121、122之间。记忆体单元典型地包括一选择元件(selection device)131，此选择元件电性耦合至相变化材料141。相变化材料141的符号指出它有可变的电阻，这可变电阻依赖于其相状态。
通过施加电脉冲，相变化合金从一相状态转变到另一相状态，这被认为是对相变化材料加了热。已经观察到一较短的、较高振幅的脉冲往往使得相变化材料改变到一通常的非晶态。而一较长的、较低振幅的脉冲往往使得相变化材料改变到一通常的结晶态。一较短的、较高振幅的脉冲中的能量，足够高地使得结晶体结构的键结破裂，并足够短地得以阻止其中的原子重新排列为结晶态。通过适当的试验，可以决定合适的脉冲外形，以此特别地适应一具体的相变化合金。物理的相变化制程已经激发起采用小量可程式化阻抗材料的研究。
图2描绘了典型的脉冲外形。x轴210对应于时间。沿着x轴210，其中指出了如下特别的时间，包括脉冲211的开始211、非晶态重置脉冲212的关闭212，以及结晶态设置脉冲213的关闭213。y轴220对应于温度。这些指出的温度包括Ta，它是周围环境的温度221；Tx，它是结晶态体化的临界温度222；Tm，它是非晶态的临界温度223。图中描绘了两条曲线，一条非晶态重置脉冲曲线240，以及一条结晶态设置脉冲曲线250。材料在超过临界温度(Tm)223之后又低于临界温度(Tx)222，中间这段短暂的期间241，使得相变化材料成为一非晶体结构。相反的，超过临界温度(Tx)222之后又低于临界温度(Tm)223的这段延长的期间251，其结果使得相变化材料形成一结晶体结构。当然，某些相变化材料在结晶态和非晶态的状态之间还有另外的相区域，对此，可以绘出附加的曲线。
图3绘示本发明中相变化记忆体的实际运作。图3中的结构包括位元线311、第一绝缘体312，附加的导体层313、间隙壁侧电极(sidewall spacerelectrode)321、第二绝缘体322，相变化材料层331以及一字符线导体材料332。直接邻近间隙壁侧电极321的部位，就是此相变化材料结构受影响的地方。在一种状态下，相变化材料340A为一非晶态，在此状态下它有一高电阻。在另一种状态下，相变化材料340B为一结晶体结构，在此状态下它有一较低的电阻。高电阻可能取二进位值1，而低电阻可能取二进位值0，或反之亦然。
图4和图5绘示图3所示结构中两个可供选择的实施例。图4绘示一有金属位元线和字符线的结构。位元线311可能由纯的或合金的铝、钨，钽或铂而构成。在位元线311和绝缘体312之间可能采用一介面层(未绘示)。绝缘体312可能是一铝或硅的氧化物，例如三氧化二铝、二氧化硅，或一相似的材料。一另外的金属层(附加的导体层)313可能是由纯的或合金的铝、铥、钽，铂或相似的材料而构成。介面层可能用在第二金属层313的上面和/或下面。绝缘体312和额外的金属层450在此实施例中，当作一穿隧二极管。间隙壁侧电极321形成在第二金属层313的上面。适用于此电极321的材料例如是包括氮化钛、氮化钽、钽、氮化钛铝，和氮化钽硅。绝缘体材料322填充其他的区域。此绝缘体材料322通常用在多于一次的步骤。相变化材料层331和金属字符线332在间隙壁侧电极321的上面形成。
图5绘示一可选的结构，它有一掺杂硅(doped silicon)位元线。所绘示的基底包括P型重掺杂硅层405和P型硅层406。位元线411是由N型重掺杂硅而形成的。两个附加层N型硅层412和P型重掺杂硅层413形成在位元线411的上面。基底、位元线和掺杂硅层405、406、411、412以及413一起当作一双极接合晶体管(bipolar junction transistor，BJT)。
图6至图13绘示建构如图3至图5中所描绘的结构的制造方法。图6绘示了蚀刻之前的多数个层。这些层的标号如图3所示。在底部是绝缘体303。此绝缘体303之上是第一金属层311。第一金属层311的上面是第二绝缘体312。
第二绝缘体312的上面是第二金属层313。在第二金属层313的上面是氧化物沉积层322。
图7绘示了上部的层已经蚀刻出一或多个沟渠761之后，图6中的堆叠(stack)。图中绘示出多数个沟渠761，间隙壁侧电极就将沿着它们而形成。
图8绘示了在形成电极沉积层862之后，带有图7所示的沟渠761的堆叠。如描绘的，厚度大约是50A～500A之间。适用于此电极的材料例如是包括氮化钛、氮化钽、钽、氮化钛铝，和氮化钽硅。作为结果的沉积层862比沟渠761宽度的四分之一要薄。典型地，它比用以形成沟渠761的方法的最小特征尺寸的一半要薄。沉积层862的厚度并不受平板印刷的最小特征尺寸约束的限制。
图9绘示了蚀刻之后的电极沉积层862。一种以氯气为基础(chlorinebase)的反应性离子蚀刻(reactive ion etching，RIE)非等向性蚀刻(anisotropic etching)将优先地除去沟渠761底部的材料，由此间隙壁862A和间隙壁862B就处在沟渠761的相对的两侧。
图10绘示了位元线蚀刻之后的堆叠和间隙壁，这生成了沟渠1063。沟渠1063从第一和第二金属层延伸到底部绝缘体303。位元线311是在第一金属层311上定义。
图11绘示了在填充氧化物及化学机械研磨平坦化之后，所形成的位元线。氧化物或其他绝缘材料填充到沟渠1164。表面是被平坦化了的。结果，间隙壁侧电极就准备好再沉积一附加的层，间隙壁侧电极将和此附加的层电性耦合。
图12绘示了在相变化层331和金属层332沉积之后，图11所绘示的结构。在这实施例中，金属层332沉积之前，相变化层331不会被图案化。对一可选实施例来说，相变化层331可以是已经图案化的，由此相变化层331不连续地处于间隙壁侧电极之间，例如在862A和862B之间。另一可选实施例中，大量的相变化材料彼此之间是电性绝缘的。
图13绘示了在相变化层331和金属层332图案化而形成字符线之后，单一个记忆体单元1375。
虽然图6到13的例子产生出图4的结构，相同的方法也可以应用于产生图5所示的结构，只要做适当的调整以掺杂硅用作字符线以及字符线和间隙壁侧电极之间的层。比较图4和图5，可明显地看出最终结果间的相似之处。
在本发明的一实施例中，不必图案化相变化层331从而破坏它在间隙壁侧电极之间的连续性。这减少了制造的复杂性，也减少了校准的问题。在一特定的间隙壁侧电极顶部的电性聚焦，不用将相变化材料的一段和其下一段电性地绝缘，就足够将相状态改变，并足以量度相变化层的电性特征。在一段字符线上邻近的位元不是同时活跃的，因而不必分开地图案化相变化层。相变化层可能横越邻近的间隙壁侧电极，或位于整段字符线的下面，这整段字符线作为同一组位元的字符线。
本发明包括了方法和元件。一实施例是制造记忆体元件的方法，其中包括在一基底的表面构造一多层的堆叠，此多层的堆叠包括第一导体层、为形成选择元件所选定的一或多数个材料层，还有一绝缘层。这方法还包括蚀刻沟渠绝缘层一直到为形成选择元件所选定的一或多数个材料层。此方法还包括沿着沟渠相对的两侧，形成由导体材料组成的间隙壁侧电极，此间隙壁侧电极形成于为形成选择元件所选定的一或多数个材料层之上。此方法还包括在多层堆叠里蚀刻间隙(gap)，以此定义向一第一方向延伸的第一批线，其中处于第一批线之间的间隙在基底上的多层堆叠中延伸，并且将沟渠相对两侧的间隙壁侧电极分隔开来。
此方法还包括用绝缘材料填充上述这些间隙，并在间隙壁侧电极上形成相变化材料层，此相变化材料层是为了形成相变化记忆体元件所选定的。
此方法还包括在这相变化材料层上，形成第二导体层，并，即在多层堆叠、相变化材料层以及第二导体层里蚀刻出另外的间隙，并由此定义向第二方向伸展的第二批线，以及自行对准堆叠(self-aligned stack)，第一批线和第二批线互相交叉，其中上述另外的间隙，从多层堆叠延伸到第一导体层上，这自行对准堆叠包括：为形成选择元件所选定的材料层的剩余部分、另外的间隙，以及相变化材料层，自行对准堆叠在二导线之间延伸，二导线分别是由第一导体层形成的第一导线，以及由第二导体层形成的第二导线。
本实施例在基底表面上包含一绝缘体。或者，此基底可能包含一集成电路元件，并在其表面有一绝缘体。在另一可选的实施例中，为形成选择元件所选定的材料层，可以包括含有p型掺质(dopant)的第一多晶硅层与n型掺质的第二多晶硅层，两者适于用来形成二极管。或者，此为形成选择元件所选定的材料层，可以包括一金属层以及一氧化物绝缘层，两者适合用来二极管。在这些实施例的任何一个之中，为形成相变化记忆体元件的相变化材料层，可能包含一硫属化合物层。在硫属化合物和间隙壁侧电极之间，此方法可能包括形成加热/阻障元件。加热/阻障中介层可以形成为具有第一电阻。此中介层可置于间隙壁侧电极的上面，并与为形成相变化记忆体所选定的相变化材料层，处于热对流之中。为形成相变化记忆体所选定的相变化材料层，有一较低电阻的第一相和一较高电阻的第二相。中介层的第一电阻比相变化材料层第二相的较高电阻要大。中介层还可以包括一障碍物，其用以阻碍以下两种情况的至少之一，即中介层两边中任何一边材料的扩散以及电致迁移。
形成一批相变化记忆体的另一可选的实施例，包括形成至少两个间隙壁侧电极，其中包括顺着沟渠的侧壁沉积一导体材料，并除去沿着沟渠底部沉积的那部分导体材料，而定义出沿着沟渠相对的两侧壁的第一和第二间隙壁侧电极。此方法还包括在间隙壁侧电极的上面，形成记忆体相变化材料层。于相变化层的上面形成字符线导体层。图案化字符线导体层和记忆体相变化材料层，以此定义横越多数个间隙壁侧电极的字符线段。此方法可以和另外的几个特点组合起来。
上述方法的一个方面是沉积导体材料的厚度。在一实施例中，此厚度介于5nm到50nm之间。在另一实施例中，此厚度比用以形成沟渠的方法的最小的特征尺寸的四分之一要小。在另一实施例中，此厚度比沟渠宽度的四分之一要小。
此方法另采用非等向性蚀刻来除去沿着沟渠底部的材料。这种蚀刻可以是采用氯气为基础的电浆蚀刻。
在一实施例中，记忆体相变化材料层横越多数个间隙壁侧电极。或者，记忆体相变化材料层是连续的，在图案化之后，它横过多数个间隙壁侧电极中的至少两个。
在一可选实施例中，此方法包括另外一步骤，即在形成字符线导体层之前，图案化记忆体相变化材料层，因此，于图案化之后，记忆体相变化材料层和导体层就不会同时产生。在此一可选实施例中，相变化材料层可能不会连续地横过间隙壁侧电极。
另外一可选实施例是多数个相变化记忆体单元的制造方法，其中包括形成多数个间隙壁侧电极。形成多数个间隙壁侧电极包括顺着至少一沟渠的侧壁沉积一导体材料，并图案化此沉积导体材料，由此沿着至少一条沟渠的至少一侧壁定义出间隙壁侧电极。此方法还包括在横越至少两个间隙壁侧电极的上面，形成一记忆体相变化材料层，以及在相变化层上面形成一字符线导体层。此方法还包括图案化字符线导体层和记忆体相变化材料层，由此定义出横越至少两个间隙壁侧电极的字符线段，其中的相变化材料连续地横过至少两个间隙壁侧电极。先前的实施例及其变化，可以和此可选的实施例结合起来。
上述的任何一种方法，可随着采用不同导体层和绝缘层的组合而变化。在一实施例中，一位元线导体层是由N型重掺杂硅而形成。覆盖上面的绝缘层可以是由N型硅而形成。绝缘层上面附加的导体层可以是由P型重掺杂硅而形成。在一可选的实施例中，一位元线导体层是由金属而形成。覆盖上面的绝缘层是一氧化物。绝缘层上面再形成一附加的金属层。
一实施例包括多数个相变化记忆体元件，其中包括至少两个底部电极，此两个底部电极是一条沟渠中相对两侧的侧壁间隙壁；还包括一记忆体相变化材料和字符线导体材料结构，此结构图案化而成一字符线段，并横越一批底部电极，其中的相变化材料电性耦合到底部电极，而且导体字符线材料也电性耦合到相变化材料。在可选的实施例中，记忆体相变化材料连续地横过多数个底部电极，或者是不连续地横过多数个底部电极。
本发明的范围中，有一对自行对准记忆体元件。其中之一元件包括一基底，在基底上面的多数个第一导线向一第一方向伸展，第二导线在第一导线的上面，并向一第二方向伸展，而且在交叉处跨越第一导线。此元件在上述的交叉处还包括多数个记忆体单元，它们与第一和第二导线电性接触，这些包含自行对准结构的记忆体单元，包括一选择元件，还包含一间隙壁侧电极，此间隙壁侧电极是在沟渠相对的两侧形成的一对间隙壁侧电极的其中之一，并包括相变化记忆体元件。这对元件的另外之一包括一基底，在基底上面的多数个第一导线向一第一方向伸展，多数个第二导线在第一导线的上面，并向一第二方向伸展，而且在交叉处跨越过多数个第一导线。此元件在交叉处还包括多数个记忆体单元，它们与第一和第二导线电性接触。这些包含自行对准结构的记忆体单元，包括一选择元件，一底部电极以及相变化记忆体，此相变化记忆体连续地横过超过一个底部电极和超过一个记忆体单元。另一元件实施例是多数个相变化记忆体元件，其中包括至少两个间隙壁侧电极，它们是沿着一或多数个沟渠的一或多数个侧壁而形成的，还包括一记忆体相变化材料，它连续的处于至少两个间隙壁侧电极之上并与其电性耦合，也还包括一字符线导体层，它在记忆体相变化材料层上面形成并与其电性耦合，此字符线导体层图案化而成为一个横越至少两个间隙壁侧电极的字符线段。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。