BICMOS高速低功耗2分频器.pdf

一种BiCMOS高速低功耗2分频器，属于集成电路设计及信号处理的技术领域，由第一锁存器L1和第二锁存器L2组成，两锁存器是Bipolar器件和CMOS器件相结合的电路，两锁存器的Bipolar器件，即晶体管的有源负载是PMOS管，锁存器的Bipolar器件，即晶体管的恒流源是NMOS管，两锁存器的交叉耦合对是小偏置电流的偏置电路，旨在提高锁存器的工作速度，兼有Bipolar器件和CMOS器件的优点：工作频率高、功耗低和制备集成电路时占用的芯片面积小，特别适于作高速低功耗的N级级联的2N分频器。

1、  一种BiCMOS高速低功耗2分频器，由第一锁存器(L1)和第二锁存器(L2)组成，第一锁存器(L1)含D₁端、端、CLK₁端、端、Vbias₁端、V_CC1端、Q_out1端、端和地线，V_CC1端和地线跨接在电压源+端和电压源-端之间，第二锁存器(L2)含D₂端、端、CLK₂端、端、Vbias₂端、V_CC2端、Q_out2端、端和地线，V_CC2端和地线跨接在电压源+端和电压源-端之间，第一锁存器(L1)与第二锁存器(L2)之间的电路连接，第一锁存器(L1)的D₁端、端、Q_out1端、端、CLK₁端和端分别与第二锁存器(L2)的端、Q_out2端、D₂端、端、端和CLK₂端连接，第一锁存器(L1)的Vbias₁端和第二锁存器(L2)的Vbias₂端与偏置电压端连接，第一锁存器(L1)的CLK₁端和端是所述分频器的差分信号输入端，第二锁存器(L2)的Q_out2端和端是所述分频器的2分频差分信号输出端，其特征在于，第一锁存器(L1)还含第一MOS管(M1)、第二MOS管(M2)、第三MOS管(M3)、第四MOS管(M4)、第一晶体管(Q1)、第二晶体管(Q2)、第三晶体管(Q3)、第四晶体管(Q4)、第五晶体管(Q5)、第六晶体管(Q6)，第一MOS管(M1)和第四MOS管(M4)是NMOS管，第二MOS管(M2)和第三MOS管(M3)是PMOS管，第一晶体管(Q1)、第二晶体管(Q2)、第三晶体管(Q3)、第四晶体管(Q4)、第五晶体管(Q5)和第六晶体管(Q6)是NPN管，第二锁存器(L2)还含第五MOS管(M5)、第六MOS管(M6)、第七MOS管(M7)、第八MOS管(M8)、第七晶体管(Q7)、第八晶体管(Q8)、第九晶体管(Q9)、第十晶体管(Q10)、第十一晶体管(Q11)、第十二晶体管(Q12)，第五MOS管(M5)和第八MOS管(M8)是NMOS管，第六MOS管(M6)和第七MOS管(M7)为PMOS管，第七晶体管(Q7)、第八晶体管(Q8)、第九晶体管(Q9)、第十晶体管(Q10)、第十一晶体管(Q11)和第十二晶体管(Q12)是NPN管，第一锁存器(L1)的电路连接，第二MOS管(M2)的源极、第三MOS管(M3)的源极、第二晶体管(Q2)的集电极与V_CC1端连接，第三MOS管(M3)的栅极、第三MOS管(M3)的漏极、第四晶体管(Q4)的集电极、第六晶体管(Q6)的集电极、第五晶体管(Q5)的基极与Q_out1端连接，第二MOS管(M2)的栅极、第二MOS管(M2)的漏极、第三晶体管(Q3)的集电极、第五晶体管(Q5)的集电极、第六晶体管(Q6)的基极与端连接，第三晶体管(Q3)的基极与D₁端连接，第四晶体管(Q4)的基极与端连接，第三晶体管(Q3)的发射极和第四晶体管(Q4)的发射极与第一晶体管(Q1)的集电极连接，第一晶体管(Q1)的基极与CLK₁端连接，第二晶体管(Q2)的基极与端连接，第一晶体管(Q1)的发射极和第二晶体管(Q2)的发射极与第一MOS管(M1)的漏极连接，第一MOS管(M1)的源极与地线连接，第五晶体管(Q5)的发射极和第六晶体管(Q6)的发射极与第四MOS管(M4)的漏极连接，第一MOS管(M1)的栅极和第四MOS管(M4)的栅极与Vbias₁端连接，第四MOS管(M4)的源极与地线连接，第二锁存器(L2)的电路连接，第六MOS管(M6)的源极、第七MOS管(M7)的源极、第八晶体管(Q8)的集电极与V_CC2端连接，第六MOS管(M6)的栅极、第六MOS管(M6)的漏极、第九晶体管(Q9)的集电极、第十一晶体管(Q11)的集电极、第十二晶体管(Q12)的基极与Q_out2端连接，第七MOS管(M7)的栅极、第七MOS管(M7)的漏极、第十晶体管(Q10)的集电极、第十二晶体管(Q12)的集电极、第十一晶体管(Q11)的基极与端连接，第九晶体管(Q9)的基极与D₂端连接，第十晶体管(Q10)的基极与端连接，第九晶体管(Q9)的发射极和第十晶体管(Q10)的发射极与第七晶体管(Q7)的集电极连接，第七晶体管(Q7)的基极与CLK₂端连接，第八晶体管(Q8)的基极与端连接，第七晶体管(Q7)的发射极和第八晶体管(Q8)的发射极与第五MOS管(M5)的漏极连接，第五MOS管(M5)的源极与地线连接，第十一晶体管(Q11)的发射极和第十二晶体管(Q12)的发射极与第八MOS管(M8)的漏极连接，第五MOS管(M5)的栅极和第八MOS管(M8)的栅极与Vbias₂端连接，第八MOS管(M8)的源极与地线连接。

BiCMOS高速低功耗2分频器
                       技术领域
本发明涉及一种BiCMOS高速低功耗2分频器，属于集成电路设计及信号处理的技术领域。
                       背景技术
近年来，随着射频集成电路技术的发展迅速，日常生活中使用到了许多无线通信产品：900MHz GSM移动电话、1GHz以上Intel迅驰TM处理器芯片和2.4GHz蓝牙通信产品等等。这些产品无一例外都要使用锁相环来产生时钟信号。分频器作为锁相环的重要组成部分，其工作速度直接决定了锁相环的应用范围。在信息时代的今天，高速通信是必然的发展趋势。因此，提高分频器的工作速度势在必行。
双极型(Bipolar)2分频器工作速度快，可以有效地提高高频开关的性能，但是双极型2分频器功耗较大，占用芯片面积也大，增加了芯片的制造成本。而CMOS器件功耗低，且面积小，便于集成。所以，基于双极型电路与CMOS电路相结合的BiCMOS电路技术的分频器有望兼有工作速度快，功耗低的特点，能够很好地满足现代高速通信系统的要求。
分频器有许多种，其中以触发式分频器工作速度最快。典型的触发式分频器的结构框图如图1所示。这种分频器由两个L锁存器级联而成。该分频器可以实现对输入信号的2分频。
锁存器是分频器的基本单元。有一种传统的分频器含两个由双极型器件构成的L锁存器，其电路结构如图2所示。这种分频器存在诸多问题，如功耗较大、占用芯片面积较大，芯片的制造成本较高。
                       发明内容
本发明的目的是推出一种BiCMOS高速低功耗2分频器。该分频器结合了Bipolar器件和CMOS器件两者的特点，有结构简单、工作速度快、功耗低等优点，而且基于本发明分频器结构的芯片，其芯片占用面积少。通过级联N级这种分频器，可实现2^N分频功能，N为自然数。
本发明的技术方案是所述的高速、低功耗BiCMOS2分频器由第一锁存器L1和第二锁存器L2组成，两锁存器是Bipolar器件和CMOS器件相结合的电路，即两锁存器的差分对和交叉耦合对是Bipolar器件，晶体管的有源负载是PMOS管，晶体管的恒流源是NMOS管，两锁存器的交叉耦合对是小偏置电流的偏置电路，旨在提高锁存器的工作速度。
现结合附图具体描述本发明的技术方案。
一种BiCMOS高速低功耗2分频器，由第一锁存器L1和第二锁存器L2组成，第一锁存器L1含D₁端、端、CLK₁端、端、Vbias₁端、V_CC1端、Q_out1端、端和地线，V_CC1端和地线跨接在电压源+端和电压源一端之间，第二锁存器L₂含D₂端、端、CLK₂端、端、Vbias₂端、V_CC2端、Q_out2端、端和地线，V_CC2端和地线跨接在电压源+端和电压源一端之间，第一锁存器L1与第二锁存器L2之间的电路连接，第一锁存器L1的D₁端、端、Q_out1端、端、CLK₁端和端分别与第二锁存器L2的端、Q_out2端、D₂端、端、端和CLK₂端连接，第一锁存器L1的Vbias₁端和第二锁存器L2的Vbias₂端与偏置电压端连接，第一锁存器L1的CLK₁端和端是所述分频器的差分信号输入端，第二锁存器L2的Q_out2端和端是所述分频器的2分频差分信号输出端，其特征在于，第一锁存器L1还含第一MOS管M1、第二MOS管M2、第三MOS管M3、第四MOS管M4、第一晶体管Q1、第二晶体管Q2、第三晶体管Q3、第四晶体管Q4、第五晶体管Q5、第六晶体管Q6，第一MOS管M1和第四MOS管M4是NMOS管，第二MOS管M2和第三MOS管M3是PMOS管，第一晶体管Q1、第二晶体管Q2、第三晶体管Q3、第四晶体管Q4、第五晶体管Q5和第六晶体管Q6是NPN管，第二锁存器L2还含第五MOS管M5、第六MOS管M6、第七MOS管M7、第八MOS管M8、第七晶体管Q7、第八晶体管Q8、第九晶体管Q9、第十晶体管Q10、第十一晶体管Q11、第十二晶体管Q12，第五MOS管M5和第八MOS管M8是NMOS管，第六MOS管M6和第七MOS管M7为PMOS管，第七晶体管Q7、第八晶体管Q8、第九晶体管Q9、第十晶体管Q10、第十一晶体管Q11和第十二晶体管Q12是NPN管，第一锁存器L1的电路连接，第二MOS管M2的源极、第三MOS管M3的源极、第二晶体管Q2的集电极与V_CC1端连接，第三MOS管M3的栅极、第三MOS管M3的漏极、第四晶体管Q4的集电极、第六晶体管Q6的集电极、第五晶体管Q5的基极与Q_out1端连接，第二MOS管M2的栅极、第二MOS管M2的漏极、第三晶体管Q3的集电极、第五晶体管Q5的集电极、第六晶体管Q6的基极与端连接，第三晶体管Q3的基极与D₁端连接，第四晶体管Q4的基极与端连接，第三晶体管Q3的发射极和第四晶体管Q4的发射极与第一晶体管Q1的集电极连接，第一晶体管Q1的基极与CLK₁端连接，第二晶体管Q2的基极与端连接，第一晶体管Q1的发射极和第二晶体管Q2的发射极与第一MOS管M1的漏极连接，第一MOS管M1的源极与地线连接，第五晶体管Q5的发射极和第六晶体管Q6的发射极与第四MOS管M4的漏极连接，第一MOS管M1的栅极和第四MOS管M4的栅极与Vbias₁端连接，第四MOS管M4地源极与地线连接，第二锁存器L2的电路连接，第六MOS管M6的源极、第七MOS管M7的源极、第八晶体管Q8的集电极与V_CC2端连接，第六MOS管M6的栅极、第六MOS管M6的漏极、第九晶体管Q9的集电极、第十一晶体管Q11的集电极、第十二晶体管Q12的基极与Q_out2端连接，第七MOS管M7的栅极、第七MOS管M7的漏极、第十晶体管Q10的集电极、第十二晶体管Q12的集电极、第十一晶体管Q11的基极与端连接，第九晶体管Q9的基极与D₂端连接，第十晶体管Q10的基极与端连接，第九晶体管Q9的发射极和第十晶体管Q10的发射极与第七晶体管Q7的集电极连接，第七晶体管Q7的基极与CLK₂端连接，第八晶体管Q8的基极与端连接，第七晶体管Q7的发射极和第八晶体管Q8的发射极与第五MOS管M5的漏极连接，第五MOS管M5的源极与地线连接，第十一晶体管Q11的发射极和第十二晶体管Q12的发射极与第八MOS管M8的漏极连接，第五MOS管M5的栅极和第八MOS管M8的栅极与Vbias₂端连接，第八MOS管M8的源极与地线连接。
本发明能够通过简单的电路结构实现对差分输入信号的2分频，同时能够通过级联N级这种分频器，可以实现任意2^N制分频功能，N为自然数。与传统的2分频器相比，本发明的优点在于：现以静态偏置电流为300μA和采用0.8μm的BiCMOS工艺制造的BiCMOS的2分频器为例说明之。
1、工作速度快
本发明的2分频器的工作速度是传统的双极型2分频器的一倍，本发明结构的2分频器的最高工作速度为2.2GHz，而传统的双极型2分频器的最高工作速度为1GHz。
2、功耗低
本发明的2分频器的低功耗用以下指标表征：本发明的2分频器的频率功耗比为0.68mW/GHz，而传统双极型2分频器的功耗频率比为1.5mW/GHz。
3、芯片占用面积小
在制作BiCMOS的2分频器的集成电路时，本发明的分频器占用芯片的面积只有传统双极型的2分频器占用芯片的面积的20％～25％。
                      附图说明
图1为传统的双极型2分频分频器的结构框图。
图2为传统的双极型2分频分频器的电路图。
图3为本发明的BiCMOS高速低功耗2分频器的电路图。
图4为本发明的BiCMOS高速低功耗2分频器的输入-输出特性曲线。
                     具体实施方式
本发明的技术方案就是具体的实施例，这里就不再赘述实施例。下面详尽介绍本发明技术方案的工作原理。本发明的BiCMOS高速低功耗2分频器的电路图如图3所示。偏置电压源端是第一MOS管M1、第四MOS管M4、第五MOS管M5、第八MOS管M8的栅级电压控制端，其电压值的大小为800mV。当差分输入信号，即时钟信号加载至差分信号输入端时，若2分频器分时钟信号的正向峰值1.86伏和时钟信号的负向峰值1.74伏，第一晶体管Q1和第八晶体管Q8开启，第二晶体管Q2和第七晶体管Q7截止。对第一锁存器L1而言，第一晶体管Q1开启，使第三晶体管Q3和第四晶体管Q4组成的信号跟踪差分对进入工作状态，第二锁存器L2经该信号跟踪差分对输出差分信号。该工作模式称之为跟踪模式。对第二锁存器L2而言，第八晶体管Q8开启，使第十一晶体管Q11和第十二晶体管Q12组成的信号锁存差分对进入工作状态，第二锁存器L2输出的差分信号经此差分对(正反馈)后仍然保持原来的状态。该工作模式称之为锁存模式。反之，当该2分频器的的负向峰值1.74伏和正向峰值1.86伏时，第一晶体管Q1和第八晶体管Q8截止，第二晶体管Q2和第七晶体管Q7开启。第一锁存器L1处于锁存模式，第二锁存器L2处于跟踪模式。由于两个锁存器的工作模式交替转换：第一锁存器L1处于锁存模式，第二锁存器L2处于跟踪模式，第一锁存器L1处于跟踪模式，第二锁存器L2处于锁存模式，并且第二锁存器L2的正向输出端与第一锁存器L1的反向输入端相连接，保证了分频器内部信号的振荡，因此本发明的2分频器可在差分时钟信号的控制下实现2分频功能，2分频差分输出信号从2分频差分信号输出端得到。差分输入信号的峰-峰值约为3.26伏-3.44伏，2分频差分输出信号的峰-峰值约为1.74伏-1.86伏。差分输入信号和2分频差分输出信号的波形图见图4。
在整个2分频器中，充分利用了BiCMOS的技术特点：用PMOS管作为负载管代替了传统双极型2分频器中的负载电阻，用NMOS管作为恒流源代替了传统双极型2分频器中的含双极型器件和电阻的恒流源，这样，在制作BiCMOS的2分频器的集成电路时，可以节省很大的芯片面积。本发明的2分频器的芯片面积约为0.2μm²，传统双极型2分频器的芯片面积约为0.98μm²，本发明的2分频器的芯片占用面积可节省75％到80％。
此外，BiCMOS技术确保本发明的2分频器具有以下的优异性能：工作速度快和功耗低。
本发明的2分频器适于作N级级联的2^N分频器，用在锁相环中能显著提高锁相环的工作速度。