用于延迟电路的方法和装置 【技术领域】
本发明一般地涉及电子电路。
背景技术
很多电子设备使用时钟信号来协调部件的工作。例如，使用同步动态随机访问存储器(synchronous dynamic random access memories，SDRAM)的电子系统通常将SDRAM输出与系统时钟协调。因此，大多数的SDRAM以及其他部件接收系统时钟，用于使SDRAM的工作与系统中的其他部件同步。
但是，时钟偏移(skew)扰乱了系统时钟和SDRAM输出信号之间的协调。时钟偏移是外部提供的系统时钟信号和产生输出信号的SDRAM输出电路所使用的信号之间的延迟。有多种原因可以造成时钟偏移，这些原因包括和时钟输入缓存器、驱动器以及其他阻-容电路元件相关的延迟。
几个解决方案能够修正时钟偏移，以使系统时钟和SDRAM时钟协调。例如，一些系统使用延迟锁定环(delay-locked loops，DLL)或者锁相环(phase-locked loops，PLL)把SDRAM输出数据锁定到系统时钟信号。但是，DLL和PLL需要相对较长的时间锁定到输入信号上。而且，温度和电压变化可能降低DLL和PLL的性能。
同步延迟电路是另一种流行的延迟均衡(deskewing)解决方案，例如时钟同步延迟(clock-synchronized delay，CSD)电路和同步镜像延迟(synchronizedmirror delay，SMD)电路。同步延迟电路一般提供了比DLL和PLL更快的锁定性能。例如，常规的SMD电路可以在两个周期内锁定到输入信号；常规地CSD电路能够在单个周期内锁定到输入信号。
参考图1，常规的CSD电路100包含用于接收系统时钟信号并将其提供给延迟监视电路104的输入缓存器102，锁存器106和可变延迟线108。延迟监视电路104把所需延迟插入到信号中，并把经过延迟的输入信号提供给测量延迟线110。测量延迟线110测量来自延迟监视电路104的经过延迟的信号与系统时钟之间的差别。测得的延迟被传送到锁存器106。可变延迟线108读取锁存器106，并且可变延迟线108产生一个信号，该信号的延迟与测量延迟线110测得的延迟相同。然后，来自可变延迟线108的信号被提供给时钟驱动电路112以便放大和分配该经过同步的信号。
测量延迟线110适宜通过经一系列的级接收输入信号来测量延迟，其中每一级产生一个指示特定的级是否和测得的延迟对应的单比特信号。例如，参考图2，测量延迟线110可以包含一系列的级210，每一级包含与非门212和反相器214。每一级210给锁存器106提供一个指示延迟是否已经由级210成功测得的信号。参考图3，锁存器106接收一个数字字(digital word)。给锁存器106提供了被称为入口点310的第一个逻辑HIGH信号的级210成功地测得了延迟。
在一些应用，例如便携式的由电池驱动的设备中，同步延迟电路可能消耗过多的功率和/或产生噪声。额外的功率消耗和噪声产生是由不必要地翻转的数字延迟元件部分所导致的。而且，单个同步延迟电路可能被用来在很多不同的频率下进行同步。对于特别缓慢的频率，同步延迟电路的采样频率可能如此之高，以至于所有的采样都在输入信号的第一个脉冲到达之前进行了，导致溢出状态。换句话说，同步延迟电路不能测量超过特定界限的延迟。
【发明内容】
根据本发明的各个方面的一种电子系统包括延迟均衡电路。延迟均衡电路被配置成测量延迟，并根据测得的延迟产生经同步的信号。此外，延迟均衡电路被配置为检测溢出状态并做相应的响应，例如通过发出溢出信号。而且，延迟均衡电路可以被进一步或者另外被配置成检测延迟的成功测量，并通过例如执行功率节省和/或噪声降低过程来做出响应。
【附图说明】
通过结合附图查阅说明书和权利要求中所描述的非限制性实施例，本发明另外的方面是清晰的，附图中同样的数字代表同样的元件。
图1是常规的CSD电路。
图2是常规的测量延迟电路。
图3是常规的寄存器。
图4是根据本发明的各个方面的电子系统的方框图。
图5是示范性同步延迟电路的方框图。
图6是示范性工作控制电路的原理图和方框图。
图7是示范性工作过程的流程图。
图8A-8B是示范性填充电路的原理图。
图9是另一示范性填充电路的原理图。
图10是另一示范性填充电路的原理图。
图11是示范性时钟选择电路的原理图。
图12是另一示范性时钟选择电路的原理图。
为了简洁和清晰绘出了图中的元件，不一定是按比例绘制的。例如，为了提高对本发明的实施例的理解，图中的一部分元件的尺寸相对于其他元件可能有所放大。
【具体实施方式】
可以根据功能性部件和步骤对本发明的各个方面和特征进行描述。这样的功能性部件和步骤可以由被配置成执行规定功能的任何数量的元件和/或步骤来实现。例如，本方法和装置可以采用电子、信令和逻辑元件，如锁存器、寄存器、延迟线和逻辑门，它们在各种实施例、应用和环境中可以执行各种功能。此外，可以结合任何数量的过程和系统实践本方法和装置，并且所描述的这些装置和方法仅仅是本发明的示范性应用。另外，本方法和装置可以采用任何数量的常规或者其他性质的技术来放置、使用、制造等。
一种根据本发明的各个方面的电子系统包括多个与延迟测量电路协同工作的部件。这些部件可以包含使用延迟测量电路的任何部件，例如单块板子上的多个集成电路和电子部件，单个集成电路中的各种元件，计算机系统的各种部件，或者任何其他的部件。例如，参考图4，示范性电子系统400适宜包含处理器410、存储器412和时钟发生器414。处理器410根据程序控制电子系统400。例如，处理器410可以包含常规的中央处理单元，如英特尔奔腾(Pentum)处理器或者先进微器件公司的速龙(Athlon)处理器。时钟发生器414产生系统时钟信号，并把系统时钟信号提供给电子系统400的各种部件，例如处理器410和存储器412。时钟发生器414可以包含用于产生系统时钟信号的任何系统，如使用石英晶体的常规定时器件。
存储器412储存信息，用于随后的检索。存储器412可以包含任何适当的存储器、存储器系统或储存设备或系统。例如，存储器412可以包含包括存储器控制器、多个存储器芯片和相关的逻辑和电路在内的存储器子系统。在本实施例中，存储器412包含SDRAM，例如可从美商美光科技公司(MicronTechnology，Inc)获得的DDR SDRAM。
存储器412包括延迟均衡电路416。在本实施例中，延迟均衡电路416被集成到SDRAM中，尽管延迟均衡电路416也可以被集成到存储器412的其他部件中，或者作为单独的电路来实现。根据本发明的各个方面的延迟均衡电路416用来同步第一信号和第二信号。具体来说，延迟均衡电路416可以被配置成使内部时钟信号或数据信号与以时钟发生器414所产生的系统时钟信号为例的外部时钟信号同步。延迟均衡电路416也可以被配置成初始化另一部件，例如一个延迟锁定环。延迟均衡电路416可以包含任何合适的延迟均衡电路，例如延迟锁定环(DLL)、锁相环(PLL)、同步镜像延迟电路、时钟同步延迟电路(CSD)，或者任何其他的延迟均衡电路或这些电路的适当组合。
在本实施例中，延迟均衡电路416包含CSD电路，该电路也被称为测量控制延迟电路。例如，参考图5，根据本发明的各个方面的CSD电路500包含延迟监视电路510；测量延迟线512；中间元件514；可变延迟线516；和工作控制电路518。CSD电路500适宜被配置成通过测量和输入缓存器520、输出驱动器522和/或任何的其他相关电路相关联的延迟，并根据测得的延迟产生和输入信号同时产生的定时脉冲来产生同步到输入脉冲的输出脉冲。
延迟监视电路510导致了初始输入信号的被选择持续时间的传输延迟。被选择延迟可以被调整到任何所需的持续时间。在本实施例中，选择一个延迟来模拟和输入缓存器520(d1)及输出驱动电路522(d2)相关联的延迟。可以用任何适当的方式来实现延迟监视电路510，以引起所需的延迟(d1+d2)，例如，使用一系列驱动器和缓存器电路。
在通过延迟监视电路510传输后，经延迟的输入信号通过测量延迟线512传输。测量延迟线512适宜被配置成为延迟均衡操作测量延迟持续时间。根据由测量延迟线512测得的延迟，CSD电路500产生和输入信号同步的输出信号。测量延迟线512可以用任何适当的方式测量该延迟，例如通过让信号通过一系列常规的级来传输，其中每一级和某个延迟周期相关联。例如，测量延迟线512可以包含电阻器阵列、金属线、一组串联的与非门和反相器，或更多复杂的逻辑门延迟电路。
测量延迟线512适宜产生与测得的延迟对应的经过测量的延迟信号，并把经过测量的延迟信号提供给可变延迟线516。例如，在本实施例中，测量延迟线适宜测量该延迟，执行和该延迟对应的时间到数字转换以产生经过测量的延迟信号，并把经过测量的延迟信号提供给中间元件514。经过测量的延迟信号适宜包含一个可以被从测量延迟线512直接或间接地提供给可变延迟线516的数字字。
在本实施例中，经过测量的延迟信号被通过中间元件514提供给可变延迟线516。中间元件514储存和/或缓存经过测量的延迟信号。中间元件514可以包含任何适于把经过测量的延迟信号从测量延迟线512传递到可变延迟线516的中间元件，例如锁存器、寄存器或缓存器。此外，中间元件514可以是独立的元件，或者被集成到测量延迟线512或可变延迟线516中。
在本实施例中，中间元件514被配置成接收和储存包含经过测量的延迟信号的数字字的每一个比特。例如，中间元件514适宜包含被配置成储存数字信息的常规捕捉寄存器或锁存器。或者，中间元件514可以被配置成移位寄存器，例如，在CSD电路500初始化一个DLL的应用中；或者，如果延迟均衡电路416被用同步镜像延迟电路或任何其他适当的部件来实现，则被配置为监视控制电路。
可变延迟线516从测量延迟线512接收经过测量的延迟信号，例如通过中间元件514。然后，可变延迟线516根据经过测量的延迟信号产生可变延迟信号。例如，可变延迟线516适宜通过产生可变延迟信号来执行数字到时间转换，该可变延迟信号被与经过测量的延迟信号相应的延迟所标记。和测量延迟线512一样，可变延迟线516可以用任何适当的方式来实现，例如，电阻器阵列、金属线、一组串联的与非门和反相器，或更多复杂的逻辑门延迟电路。可变延迟信号被提供给输出驱动器522，驱动器522适宜放大来自可变延迟线516的时钟信号或者数据信号，以分配最终的经过延迟均衡的信号。
工作控制电路518控制CSD电路500的各个方面的工作。工作控制电路518可以被配置成以任何适当的方式控制CSD电路500的任何被选择的方面，例如降低功耗和/或噪声，或检测和指示溢出状态。例如，工作控制电路518可以被配置成在检测到入口点310时产生任何被选择的响应，包括功率节省响应和/或非溢出响应。
根据本发明的各个方面的工作控制电路518包括溢出电路。溢出电路适宜被配置成检测溢出状态是否已经发生。例如，溢出电路可以被配置成检测入口点是否存在于溢出电路的工作范围内的信号中，并且根据任何适当的标准做出响应。溢出电路可以监视任何适当的信号以便确定是否已经检测到入口点。溢出电路还适宜根据是否检测到入口点来控制例如溢出标志的溢出信号。
溢出电路可以被配置成在被选择周期内监视被选择信号。例如，被选择周期适宜从延迟线512、516接收到初始脉冲开始持续一段和延迟线的总的持续能力或其他工作范围对应的时间。如果在被选择周期内没有检测到入口点310，则延迟溢出状态已经发生，并且溢出电路可以相应地调整溢出信号。溢出信号也可以由例如处理器410的其他系统监视或接收，以便识别溢出状况并做出响应。
例如，参考图6，根据本发明的各个方面的溢出电路612可以被配置成监视测量延迟线512，并且，如果在测量延迟线的最大测量周期内没有检测到入口点310则激活溢出信号618。测量延迟线512可以被分割为多个段614A-D。每个段614A-D适宜包含测量延迟线512的一级或多个级，并包括状态输出和时钟输入。状态输出被配置成产生状态信号616A-D，状态信号616A-D和对应的段614A-D中是否有任何一级检测到入口点310对应。入口点310可以包含输入信号中的任何适当的特征。例如，入口点310适宜由测量延迟线512的输出中的第一次逻辑LOW到逻辑HIGH的转换来标识。这样，可以通过对各个段614的状态信号616进行监视来检测测量延迟线512对延迟的成功测量。
状态信号616可以由任何部件以任何适当的方式使用和监视。例如，在本实施例中，状态信号616被提供给溢出电路612。溢出电路612可以被配置成根据任何适当的标准对来自测量延迟线512的状态信号616做出响应。在本实施例中，溢出电路612从各个段接收状态信号616，以确定入口点是否已经被检测到。溢出电路612根据入口点是否已经被检测到来控制溢出信号618，如溢出标志。溢出电路612可以被配置成在被选择周期内监视状态信号616，该被选择周期从延迟线512接收到经延迟的脉冲开始持续一段和延迟线512的总的持续能力相对应的时间。如果状态信号616指示在被选择周期内未检测到入口点310，则已发生溢出状态，并且溢出电路612可以相应地调整溢出信号。溢出信号618可以由例如处理器410的另一个系统监视，以便识别溢出状况并做出响应。
溢出电路612可以被配置成与任何适当的信号或部件协同工作，以便检测溢出状态并产生溢出信号618。例如，溢出电路612可以在另一部件的输出信号内产生溢出信号618。因此，不提供独立的溢出信号618，而是将其集成到另一部件的输出中。
例如，延迟均衡电路416的中间元件514可以与溢出电路612协同工作以产生溢出信号618。参考图8A，根据本发明的各个实施例的中间元件包括寄存器，例如移位寄存器810，并且溢出电路612可以控制该寄存器的输出。中间元件适宜包含多个单元514。移位寄存器810可以包含用于储存信息的任何电路，例如常规的移位寄存器。移位寄存器810适宜包含多个寄存器单元812。
溢出电路612适宜包含填充电路。填充电路选择性地导致一个或多个寄存器单元812的内容被设置为被选择的值，例如逻辑HIGH。可以用任何适当方式实现填充电路以产生溢出信号。例如，填充电路可以被配置成在检测到溢出状态后在特定的寄存器单元812内储存被选择的值。
在本实施例中，填充电路包含多个级814来控制寄存器单元812的内容。每个填充电路级814适宜和对应的寄存器单元812协同工作。仍参考图8A，移位寄存器单元812被耦合到示范性填充电路级814。移位寄存器单元812包括接到右移寄存器单元的RIGHT IN(右输入)输入和连接到左移寄存器单元的LEFT IN(左输入)输入。寄存器单元812也包括测量延迟线输入，用于接收来自测量延迟线512的对应级的输入。
填充电路814适宜对控制信号FILL(填充)做出响应以使能填充电路级814。当控制信号无效时，两个晶体管820、822被关闭，从而将移位寄存器单元812与填充电路级814隔离。当控制信号被激活时，晶体管820、822在一个逻辑HIGH信号被施加到RIGHT IN输入后被启动。因此，当逻辑HIGH入口点被检测到并被储存在右移寄存器单元812中时，它将下一个移位寄存器单元812的非反相输出驱动到逻辑HIGH，而与RIGHT IN、LEFT IN和测量延迟线的输入处的输入无关。此逻辑HIGH输出也被在下一个移位寄存器单元812的RIGHT IN处提供给该左移输出移位寄存器单元812，从而使得逻辑HIGH值通过左移寄存器单元812传输。
填充电路814可以被用任何适当的方式实现，以便储存所需的值并产生所需的溢出信号。例如，参考图8B，另一种填充电路814级包含与非门824，取代移位寄存器单元812的反相器中的一个。与非门824的第二输入端被连接到右移移位寄存器单元812的反相输入。这样，如果前一移位寄存器单元的非反相输出是逻辑LOW，则当前移位寄存器单元812储存一个和从被选择的RIGHT IN、LEFT IN或测量延迟线输入所接收到的值对应的值。但是，如果前一移位寄存器单元的非反相输出是逻辑HIGH，则与非门824的非反相输出是逻辑HIGH。来自反相输出的逻辑LOW信号也被在下一寄存器单元的RIGHT IN输入端提供给该左移寄存器单元，从而使逻辑HIGH值传输通过左移寄存器单元812。
这样填充电路814可以将逻辑HIGH值传输通过移位寄存器810的剩余寄存器单元812。因此，填充电路814用于确保溢出状态可以由最后一个移位寄存器单元812指示。如果检测到入口点310，则逻辑HIGH值传输到最后一个移位寄存器单元812。另一方面，如果在相关的工作范围内没有检测到入口点310，则溢出状态已经发生了，并且所有的移位寄存器单元812包含逻辑LOW值。因此，可以通过在被选择周期的末尾，例如在和整个测量延迟线512的持续时间对应的定时器到期时，只访问最后一个移位寄存器单元812来检测溢出状态。如果最后一个移位寄存器单元812包含逻辑HIGH值，则入口点310被检测到了；否则，未检测到入口点，并且溢出状态已经发生。这样，最后一个移位寄存器单元812提供了溢出信号。
工作控制电路518可以被用任何适当的方式配置为把被选择的值通过中间元件514传输。例如，工作控制电路518可以无须改变中间元件514的内容就改变中间元件514的输出。例如，参考图9，填充电路814的另一实施例包含多个或门。每个或门的第一输入被连接到对应寄存器单元812的输出，而第二输入被连接到前一或门的输出。打头的或门的第二输入被连接到逻辑LOW信号。采用这种结构，或门的输出为逻辑LOW，直到从移位寄存器810输出和入口点310的检测对应的第一个逻辑HIGH为止。当第一个逻辑HIGH值被放入移位寄存器810后，对应的或门的输出和每个后续的或门的输出在经过输出建立时间后也被驱动到逻辑HIGH。这样，可以仅仅通过在任何适当的时间，例如当从接收到输入信号已经经过了超过测量延迟线512的最大时间的足够长时间时，访问最后一个移位寄存器单元812来检测溢出状态。
可以实现另一种工作控制电路518来获得类似的结果。例如，参考图10，可以使用与非(NAND)门和反相器来实现填充电路814。每个与非门具有连接到对应的寄存器单元812的反相输出的第一输入和通过对应的反相器连接到前一与非门的输出的第二输入。初始与非门的第二输入被连接到逻辑HIGH信号。采用这种结构，与图9的或门结构类似，直到和入口点310的检测相对应的第一逻辑HIGH被储存到寄存器810为止，与非门的输出都是逻辑LOW。当第一逻辑HIGH值被放入寄存器810时，对应的与非门和填充电路814的每个后续与非门的输出也切换到逻辑HIGH。
工作控制电路518可以被配置成降低延迟均衡电路416的功耗。例如，工作电路518可以包括时钟选择电路，用于选择性地使能和禁止提供给CSD电路500的部件的信号，CSD电路500的部件如测量延迟线512、中间元件514和/或可变延迟线516。再参考图6，时钟选择电路610的示范性实施例与来自各个段614的状态信号616协同工作。时钟选择电路610对状态信号616做出响应，例如，节省功率和/或降低噪声。
在本实施例中，时钟选择电路610被配置成，当状态信号616指示已经检测到入口点时，使得提供给一个或多个段614的时钟信号620无效。时钟选择电路610适宜包含具有和每个段614A-D对应的逻辑与非门622A-D的逻辑系统。每个与非门622A-D接收时钟信号620和对应的段614A-D的状态信号616A-D。门622的输出被连接到对应的段614A-D的时钟输入。这样，当状态信号为逻辑HIGH，指示段614A-D还未检测到入口点时，时钟信号620被门622传送到段614。当检测到入口点，段614把状态信号驱动到逻辑LOW，使得提供给段614的时钟信号620无效。
时钟选择电路610还适宜被配置成与溢出电路612协同工作，以便控制CSD电路500的工作。例如，时钟选择电路610可被配置成根据来自溢出电路612的信号使得提供给测量延迟线512的时钟信号620无效。时钟选择电路610可以包含具有专用于每个段614的3输入逻辑与非门622的逻辑系统。每个与非门622接收系统时钟信号620和用于对应的段614的状态信号616，并且，门622的输出被连接到对应的段614的时钟输入。每个与非门622的第三输入从溢出电路612接收时钟控制信号624。
时钟选择电路610可以根据任何适当的标准做出响应。在本实施例中，溢出电路612适宜发信号指示时钟选择电路610，使被选择的段614在检测到入口点后无效。具体来说，溢出电路612监视来自段614的状态信号616，并且在段614之一检测到入口点后，把测量延迟线512中所有后续段614的时钟控制信号624驱动到逻辑LOW。把时钟控制信号624驱动到逻辑LOW使得提供给特定段614的时钟信号620无效，从而降低了每个相关段614的功耗和噪声产生。
在工作中，本实施例的延迟均衡电路416检测入口点310，并自动地终止到测量延迟线512的剩余的段614的时钟信号。如果未检测到入口点310，则延迟均衡电路416调整溢出信号，指示未检测到入口点310。
例如，参考图7，结合图6所描述的延迟均衡电路416通过最开始经由缓冲器520(步骤710)接收例如来自时钟发生器114的输入信号来执行延迟均衡过程700。输入信号被传送到延迟监视电路510，延迟监视电路510引起被选择持续时间的传输延迟(步骤712)。来自延迟监视电路510的经过延迟的信号随后被提供给延迟测量线512以便监视该信号以查找入口点310。
信号首先进入第一段614A(步骤714)。如果在特定段内没有检测到入口点310(步骤716)，则信号传输到下一段614B(步骤718)。另一方面，如果在段614内的任一级210检测到入口点310，则段614调整状态信号616，指示检测到入口点310(步骤720)。当状态信号616指示检测到入口点时，溢出电路612接收状态信号616并根据任何适当的标准做出响应。例如，在本实施例中，溢出电路612调整溢出信号618，指示溢出状态还未发生(步骤722)。此外，溢出电路612给时钟选择电路610提供信号，时钟选择电路610适宜终止到测量延迟线512的后续的段614的时钟信号(步骤724)。如果信号完全传过测量延迟线512而没有检测到入口点(步骤726)，则溢出电路612可以使用溢出信号618，例如通过设置溢出标志来指示溢出状态(步骤728)。
如果检测到入口点310，则测量延迟线512适宜产生和测得的延迟相对应的测量延迟信号，并把它提供给中间元件514。中间元件514把测量延迟信号提供给可变延迟线516，然后可变延迟线在经过与测量延迟信号对应的延迟后产生可变延迟信号。可变延迟信号由输出驱动电路522放大和分配。
根据本发明的各个方面的工作控制电路518也可以被配置成降低由延迟均衡电路416的其他部件所消耗的功率或产生的噪声。例如，工作控制电路518可以被配置成在检测到入口点310后终止施加到可变延迟线516的时钟信号。工作控制电路518适宜被连接到中间元件514以便接收测量延迟信号，还适宜被连接到可变延迟线516以便控制提供给可变延迟线516的时钟信号。
参考图11，可变延迟线516适宜包含多个级以产生所需延迟。可变延迟线516的每一级可以包含常规延迟级1108，例如一对与非门1110、1112。第一个与非门1110具有连接到前一级1108的第一输入以接收传输的可变延迟信号，还具有连接到时钟选择电路610的第二输入。时钟选择电路610根据选择标准给第一与非门1110提供时钟信号。级1108的第二与非门1112具有连接到第一与非门1110的输出的第一输入。第二与非门1112还适宜包括第二输入，第二输入连接到中间元件514的对应部分的反相输出，例如移位寄存器810的对应的寄存器单元812的反相输出。
例如，时钟信号可以根据任何适当的标准被提供给第一与非门1110，以便检测到入口点310时终止到第一与非门1110的时钟。在本实施例中，如果对应的寄存器单元812C包含逻辑HIGH值，并且前一寄存器单元812B包含逻辑LOW值，则入口点310被检测到。在本实施例中，时钟选择电路610包含多个与非门1116，以使每个与非门1116的输出被连接到对应的可变延迟线级的第一与非门1110的输入。每个时钟选择电路610与非门1116的第一输入被连接到例如来自时钟发生器414的系统时钟信号。每个时钟选择电路610与非门1116的第二和第三输入被分别连接到移位寄存器810的对应级的输出和中间元件514的前一级的反相输出。在这种结构中，只有可变延迟线516的与入口点310对应的级被使能以启动可变延迟信号。这样，时钟信号仅被提供给可变延迟线516的与入口点对应的级。到后续级的时钟信号被终止。
在各种实施方式中，中间元件514、工作控制电路518和/或可变延迟线516可能需要建立时间以便根据被提供的信号和/或相关的命令来调整值。例如，在图11的实施例中，中间元件514包括移位寄存器810，入口点310之后的所有级的反转都被终止了。但是，当遇到左移命令时，后续的比特可能没有被正确地预处理，导致在输出的下降沿上的占空比错误。
可以配置延迟均衡电路416来补救这些潜在的问题。例如，参考图12，图11的时钟选择电路610可以被重新配置成使每个时钟选择电路610与非门1116的第三输入被连接到移位寄存器810的超前相应单元2个单元的那个单元的反相输出。在这种结构中，入口点310之后的可变延迟线516级接收时钟信号以便预处理该延迟级。当出现左移命令时，可变延迟线516被恰当地预处理以使得占空比错误不出现。
参考各种优选实施例描述了本发明。但是，不偏离本发明的范围，就可对各种示范性实施例做出变化和修改。这些以及其他的变化或修改确实被包括在由所附权利要求给出的本发明的范围之内。