低功率熔丝结构及其制造方法.pdf

一种熔丝，至少包括有配置于基材上的硅化组件、耦合于硅化组件第一端的第一终端接触窗、以及配置于硅化组件之上并耦合于第一终端接触窗的第一金属线。所述熔丝更至少包括有耦合于硅化组件第二端的多个第二终端接触窗、以及配置于硅化组件之上并耦合于该多个第二终端接触窗的第二金属线。所述硅化组件有足够的宽度使施加跨越第一金属线和第二金属线的设定电位造成第一终端接触窗中的中断。

1.  一种熔丝，其特征在于，该熔丝至少包括：
配置于一基材上的一硅化组件，其中该硅化组件的平面通常为矩形；
配置于所述硅化组件下的一多晶硅层；
配置于所述硅化组件下的一主动区域；
耦合于所述硅化组件的第一端的一第一终端接触窗；
配置于所述硅化组件上并耦合于第一终端接触窗的一第一金属线；
耦合于所述硅化组件的第二端的多个第二终端接触窗；
一晶体管，该晶体管耦合于可用来诱发所述熔丝中设定电流的第一金属线；
配置于所述硅化组件上并耦合于第二终端接触窗的一第二金属线；以及
具有一足够宽度的硅化组件，该足够宽度可使得施加跨越第一金属线和第二金属线的一设定电位造成第一终端接触窗中的一中断。

2.  如权利要求1所述的熔丝，其特征在于，所述硅化组件的宽度至少大于第一终端接触窗的宽度2倍，且第一金属线的宽度至少大于第一终端接触窗的宽度4倍。

3.  如权利要求1所述的熔丝，其特征在于，所述硅化组件的宽度至少大于第二终端接触窗的宽度2倍，且第二金属线的宽度至少大于第二终端接触窗的宽度4倍。

4.  如权利要求1所述的熔丝，其特征在于，第一终端接触窗的剖面区域明显小于硅化区域的剖面区域。

5.  如权利要求1所述的熔丝，其特征在于，第一终端接触窗的剖面区域明显小于所述多个第二终端接触窗的结合剖面区域。

6.  如权利要求1所述的熔丝，其特征在于，第一终端接触窗和所述多个第二终端接触窗至少包括有金属。

7.  如权利要求1所述的熔丝，其特征在于，更至少包括有配置于所述硅化组件下的一介电层。

8.  一种熔丝结构的制造方法，其特征在于，该方法至少包括：
形成一硅化组件于一基材中；
形成配置于硅化组件下的一多晶硅层；
形成配置于硅化组件下的一主动区域；
形成一第一接触窗，该第一接触窗电性耦合于硅化组件的第一端；
形成多个第二接触窗，该多个第二接触窗电性耦合于硅化组件的第二端；
形成一第一宽金属线，该第一宽金属线电性耦合于第一接触窗；以及
形成一第二宽金属线，该第二宽金属线电性耦合于所述多个第二接触窗。

9.  如权利要求8所述的方法，其特征在于，形成所述第一接触窗的步骤至少包括有形成一第一接触窗，该第一接触窗的剖面区域明显小于硅化组件的剖面区域。

10.  如权利要求8所述的方法，其特征在于，形成所述第一接触窗的步骤至少包括有形成一第一接触窗，该第一接触窗的剖面区域明显小于所述多个第二接触窗的结合剖面区域。

低功率熔丝结构及其制造方法
技术领域
本发明涉及一种熔丝结构及其制造方法，特别是有关于一种适用于低功率的熔丝结构及其制造方法。
背景技术
多晶硅或多熔丝结构形成于可做为内存组件的集成电路之上，这些熔丝(Fuse)结构可通过使其硅化结构崩溃的一高电流来产生设定动作(Programmed)。在设定状态中，熔丝结构具有大于非设定状态的电阻。因为公知的多晶硅熔丝需要一高电压电位来使此熔丝产生设定动作，所以他们不适于低功率的应用。
发明内容
本发明的目的在于提供一种低功率熔丝结构，此低功率熔丝结构至少包括：硅化组件、第一终端接触窗(Terminal Contact)、第一金属线、多个第二终端接触窗、和第二金属线。其中，硅化组件配置于基材上，第一终端接触窗耦合于硅化组件的第一端，第一金属线配置于硅化组件上且耦合于第一终端接触窗，第二终端接触窗耦合于硅化组件的第二端，第二金属线配置于硅化组件上且耦合于该多个第二终端接触窗，硅化组件具有一足够宽度可使得施加跨越第一金属线和第二金属线的设定电位(Programming Potential)造成第一终端接触窗中的中断。
本发明的另一目的在于提供一种半导体熔丝，此半导体熔丝至少包括：硅化片、第一终端接触窗、和多个第二终端接触窗。其中，硅化片配置于基材上，第一终端接触窗电性耦合于硅化片的第一端，第二终端接触窗电性耦合于硅化片的第二端，硅化片具有一足够宽度可使施加跨越第一终端接触窗和第二终端接触窗的设定电位造成跨越第一终端接触窗和第二终端接触窗的电阻增加。
本发明的又一目的在于提供一种低功率熔丝结构的制造方法，此制造方法至少包括：形成硅化组件于基材中；形成电性耦合于硅化组件的第一端的第一接触窗；形成电性耦合于硅化组件的第二端的多个第二接触窗；形成电性耦合于第一接触窗的第一宽金属线(Wide Metal Line)；形成电性耦合于第二接触窗的第二宽金属线。
图1A、图1B及图2为本发明实施例的不同制造阶段的熔丝结构的剖面图。
图3为本发明实施例的熔丝结构的剖面图。
图4为本发明实施例地熔丝结构的俯视平面图。
图5为本发明实施例的具有驱动晶体管的熔丝的示意图。
10：熔丝结构          12：基材
13：介电层            14：多晶硅层
16：硅化层            18：氧化层
20/22：接触窗         24/26：金属线
30：n-信道金氧半晶体管
32：MOSFET30的漏极终端
34：感测电路          36：MOSFET30的栅极终端
W₁：硅化层16的宽度    W₂：金属线宽度
W₃：接触窗宽度        Vcc/Vss：供应电压
请参照1A图和图1B，其为绘示具有基材12的熔丝结构10的剖面图，其中图1B的基材12是SOI(Silicon on Insulator)。如图1A所示，基材12上形成有介电层13(例如：二氧化硅层)，多晶硅层14形成于介电层13之上。多晶硅层14可掺杂任何合适的n型或p型杂质，亦可不掺杂。硅化层16形成于多晶硅层14之上。硅化层16可由多种金属与硅产生热反应而形成，例如：钛、钨、钴、镍、钽、铂、铬、钼等。多晶硅层14和硅化层16可具有相同的平面尺寸，例如：宽度和长度，但硅化层16可具有小于多晶硅层14的厚度。另外，如图1B所示，当基材12是SOI时，硅化层16可形成于基材12中主动区域(Active Region；如虚线所示)之上，而非形成于多晶硅层14之上。公知的制造方法或新的制造工艺可用来形成基材12、多晶硅层14和硅化层16。
请参照图2，其中氧化层18形成于硅化层16和基材12之上。单一介层孔(Via)或接触窗(Contact)20电性耦合于硅化层16的一端。多个接触窗22电性耦合于硅化层16的第二端。接触窗22可排列成数组(Array)、矩阵(Matrix)或其它合适的型态。如图4的例示平面图中所示，虽然可使用其它合适的配置和接触窗的数目，多个接触窗22仍至少包括例如8个相似尺寸的介层孔。接触窗20和接触窗22是由一个或多个合适的金属形成，例如：钨、铝、铜等。
请参照图3，其中金属线24和金属线26分别电性耦合于单一接触窗20和多个接触窗22。由图4的熔丝结构10的平面图观之，硅化层16具有宽度W₁，金属线24和金属线26具有宽度W₂。硅化层16、金属线24和金属线26宽度可使硅化层16不显示出明显大于金属线24和金属线26的电阻。在图4所示的实施例中，硅化层较佳的宽度W₁是大于接触窗宽度W₃的2至3倍，且金属线较佳的宽度W₂是至少大于接触窗宽度W₃的4至8倍。相较之下，接触窗20的剖面区域明显小于金属线的剖面区域、硅化层的剖面区域、或多个接触窗22的结合剖面区域。
当设定电位施加跨越金属线24和金属线26时，电流从金属线26流至多个接触窗22，然后经硅化层16流至单一接触窗20。因为接触窗20的剖面区域与接触窗22的结合剖面区域和硅化层16的剖面区域相较之下为小，所以接触窗20内发生已知为电致迁移(Electromigration)的现象。电致迁移是描述由电子转换动量而造成接触窗20中的原子迁移，这些原子于应用电场中迁移至组成金属晶格的离子。电致迁移的结果造成接触窗中的金属破坏，而产生接触窗20中的中断或开放电路(Open Circuit)。接触窗20的材料和其制作是以接触窗20中的电致迁移所造成的破坏能发生于小电流和低应用电压时为较佳选择。举例而言，熔丝的较佳的设定动作是发生于约2伏特和4至5毫安(mA)时。一旦熔丝结构10产生设定动作或烧断，熔丝结构10就会表现出具有实质为无限大电阻的开放电路状态。
请参照图5，熔丝结构10是以示意图中的阻抗符号来表示。熔丝结构10的一终端耦合于供应电压Vcc，且此熔丝结构10的第二终端耦合于一n-信道金氧半晶体管(MOSFET)30的漏极端。此MOSFET 30的源极端耦合于Vss或接地端。MOSFET 30为例如一驱动组件，此驱动组件用作来提供设定电流和横跨熔丝结构10的压降(VoltageDrop)。控制信号是提供给MOSFET 30的栅极端36，以将晶体管激活或关闭。MOSFET30的漏极端的输出信号32是提供给感测电路(Sensing Circuit)34，感测电路34可用来决定熔丝结构10是否产生设定动作。因熔丝结构10于非设定状态和设定状态之间的电阻差异很大，所以感测电路34倾向于具有简单的结构。
虽然此实施例显示一n-信道MOSFET，但也可使用p-信道MOSFET或其它合适的驱动组件。驱动组件以具有简单结构为佳，且不需要使用额外的制造工艺步骤来制作。
在操作时，当熔丝结构10处于非设定状态时，熔丝结构10表现出低电阻。因此，MOSFET 30的漏极的输出电位位准接近供应电位位准。为了使熔丝结构10产生设定动作，提供控制信号给驱动组件或MOSFET 30的栅极终端36，以激活MOSFET 30。实质为Vcc的压降因而施加跨越熔丝结构10，而有电流流过熔丝结构10。熔丝结构10的小型单一接触窗20(图4)因被强迫容纳电流而烧断。此中断是形成于接触窗20，而使熔丝结构10通常变成开放电路或其电阻变得非常高。因此，当熔丝结构10为非设定状态时，感测电路34可检测到接近Vcc的电位位准，而当熔丝结构10为设定状态时，感测电路34可检测到浮动(Floating)或非常低的电位位准。
熔丝结构10的一优点为熔丝结构10的低设定需求。低设定电位和低设定电流便足以将熔丝结构从具有低电阻的非设定状态转换至具有高电阻的设定状态。熔丝结构10的制作与单芯氧化层制程(Single Core Oxide Processes)兼容且不需要额外的制造工艺步骤。进一步而言，熔丝结构10不具有容易泄漏其存在的典型的多晶硅熔丝蝶形(bow-tie shape)，因而提高了包含于其内的资料的安全。