场效应晶体管及其制造方法 【技术领域】
本公开涉及一种半导体器件，且更特别地，涉及一种具有栅全围绕(GAA，gate all around)结构的场效应晶体管及其制造方法。
背景技术
近来信息和通信领域的快速发展及信息媒介如计算机的推广，已带动半导体器件的快速进步。半导体器件的高集成度已引起对几种方法的研究，以从功能的观点减小在衬底上形成的单个器件的特征尺寸和增加器件的性能。在这些方法中，基于硅半导体技术和CMOS(Complementary Metal OxideSemiconductor，互补金属氧化物半导体)技术，利用场效应晶体管(FET)来提高器件的集成度。符合器件高集成度按比例缩小的常用平面场效应晶体管降低了器件的性能或可靠性，由此已提议了三维结构如垂直晶体管来代替平面型结构。例如，本领域中已提议了鳍形场效应晶体管(FET)。鳍形形状通常象鱼的背脊，其为晶体管本体的垂直结构。
详细地，在使用现有的单晶硅衬底作为沟道的平面结构的FET中，栅电极的长度按比例缩小为500以下，由此在制造工艺中对工艺条件非常敏感且难以控制器件的特性。而且，当沟道长度约为300时，器件的性能会受损失。例如，在由因特尔公司开发的场效应晶体管(FET)中，栅电极的长度约为300，且与具有约为500以上沟道的常规FET相比电流-电压(I-V)特性不显著。与常规的情况相比，由于在非按比例缩小的栅电极的侧壁上形成地间隔区，没有减小由一个FET占用的面积。因而没有提高集成度。因此，形成三维FET器件的方法例如是DELTA(fully Depleted Lean-channelTransistor，完全耗尽斜沟道晶体管)和GAA(Gate All Around，栅全围绕)结构。在美国专利No.4,996,574中公开了具有DELTA结构的MOSFET(金属氧化物半导体场效应晶体管)的例子。DELTA结构具有将形成沟道的有源层。该有源层具有预定的宽度且垂直地伸出。在该结构中，同样栅电极形成为围绕垂直伸出的沟道部分。因此，伸出部分的高度为沟道的宽度，且伸出部分的宽度为形成沟道的栅区的长度。在具有DELTA结构的这种FET中，伸出部分的整个面都可以用作沟道，由此相比平面结构的FET，沟道的宽度具有显著增加的效应。即，DELTA结构的FET可以防止基于沟道宽度减小的窄沟道效应，因为相比常用的晶体管，沟道长度没有因器件形成区的减小而减小。如果伸出部分的宽度减小，则在栅区中形成的沟道的耗尽层可以全部或部分地耗尽，由此增加了沟道的传导性。与此同时，如果将DELTA结构的半导体器件应用到常用的硅衬底上，则以使沟道形成在硅衬底上的部分伸出的方式来处理该硅衬底。然后，用氧化防护层覆盖伸出的部分，且使所得到的结构氧化。如果过度地进行氧化，则通过自没有被氧化防护层保护的部分扩散到侧向的氧原子，使具有沟道形成的伸出部分和连接衬底体的部分氧化。因此，沟道与硅衬底的主体部分隔开。在这些工序中，连接部分的沟道厚度变小，而通过过度氧化执行沟道隔开，且在氧化工序下使单晶层增压并受到损伤。而且，如果把在半导体衬底的下部中形成了层间介电层的SOI(绝缘体上硅)型硅衬底应用到DELTA结构的形成中，则将SOI层蚀刻为更小的宽度并形成沟道部分。因此，防止了在利用单晶硅衬底时由过度氧化造成的问题。然而，如果在SOI型硅衬底上完整地制造类似于在单晶硅衬底上制造的DELTA结构的双栅或三栅结构的FET，并分析其特性，则由于SOI型硅衬底的器件特性晶体管体没有与衬底结合。因此，会导致浮体效应，降低器件的性能。
同时，在GAA结构的FET中，围绕桥结构有源区的整个面形成了栅电极，由此与DELTA结构的FET相比，GAA结构的FET具有更显著的电特性。在美国专利No.6,495,403中公开了具有GAA结构的FET的例子。
图1是说明常规结构的FET的透视图。
如下将描述具有图1的结构的FET的制造方法。
参考图1，在由介电层3或绝缘层选择性暴露的硅衬底1的有源区2上，通过选择外延生长法形成具有预定厚度的单晶硅锗(SiGe)层(未示出)或Ge层。然后，在单晶硅锗层或锗层和介电层3或绝缘层上，通过非选择外延生长法形成硅层。由此，使在形成了SiGe或Ge的有源区2上形成的硅层生长为单晶硅层5a，且在介电层3或绝缘层上形成的硅层形成为多晶硅层5b。通过在单晶硅层5a和多晶硅层5b中离子注入第一导电杂质，可在单晶硅层5a上形成沟道杂质区。
通过常用的光刻和蚀刻方法构图单晶硅层5a和多晶硅层5b，以形成一个方向的鳍形有源区5。为了形成桥形的鳍形有源区5，移除了硅锗层或锗层以形成隧道(tunnel)7。在桥形的多晶硅层5b和单晶硅层5a上，形成了栅绝缘层8和9，然后围绕其上形成栅绝缘层8和9的单晶硅层5a的整个面形成导电材料。通过常用的光刻和蚀刻方法构图导电材料，以形成栅电极10。栅电极10形成具有小于或等于单晶硅层5a的距离。
最后，在由栅电极10暴露出的单晶硅层5a和多晶硅层5b中离子注入低密度的第二杂质，以形成第一杂质区(未示出)，且在栅电极10和源/漏区上形成各自的触点11、12和13。
在根据现有技术制造FET的方法中，使用选择外延生长，以在硅锗层或锗层上形成单晶硅层5a，并围绕单晶硅层5a的整个面形成栅电极10。因此，可以使用具有比通过现有的外延生长法生长的多晶硅层5b更卓越电特性的单晶硅层作为沟道形成区。
然而，根据现有技术的FET的制造方法具有以下问题。
第一，用作沟道形成区的单晶硅层5a通过外延生长法生长，由于生长速率比体硅衬底高而可能具有结晶缺陷。由此可能降低这些器件的可靠性。
第二，当利用常用的干式或湿式蚀刻(在形成围绕桥结构的单晶硅层5a的栅电极10时)通过光刻和蚀刻方法移除导电材料时，没有可再现性地(reproducibly)移除在具有桥结构的隧道7的下部中形成的导电材料。因此，不能精确地控制沟道长度。
第三，源/漏区的有源区由具有相比单晶硅低电导率的多晶硅形成。
【发明内容】
在一个实施例中，半导体器件包括半导体衬底，该半导体衬底具有下层和覆盖该下层的上层。布置和构造该上层，以形成彼此间隔且自该下层的上表面伸出的第一和第二有源区。桥形的第三有源区与该下层的上表面垂直地隔开且连接该第一和第二有源区。该器件还包括栅电极，该栅电极形成有围绕该第三有源区的栅绝缘层，使得该第三有源区用作沟道。
因此，不利用光刻和蚀刻方法就可以形成具有高再现性的栅电极，由此精确地控制了沟道长度。而且，增加了源和漏区的电导率，改善了器件的电特性。
【附图说明】
从如下参考附图的说明，本发明示范性实施例上述的和其它特征将容易变得显而易见。
图1是说明根据现有技术的FET结构的透视图；
图2是示意性地说明根据本发明示范性实施例的FET的透视图；
图3a至3h是顺序地说明沿着制造图2中的晶体管时的I～I′和II～II′工艺的剖面图；
图4是示意性地说明根据本发明另一示范性实施例的FET结构的透视图；
图5a至5h是顺序地说明沿着制造图4中的晶体管时的III～III′和IV～IV′工艺的剖面图；
图6是示意性地说明根据本发明再一示范性实施例的FET结构的透视图；
图7a至7h是顺序地说明沿着制造图6中的晶体管的V～V′和VI～VI′工艺的剖面图。
具体实施方式
参考附图更全面地详细描述本发明的示范性实施例。本发明可具体化为许多不同的形式，且不应当解释为限定于这里提出的示范性实施例。相反，提供这些示范性实施例，以便该公开是彻底且完整的，且对本领域技术人员传达本发明的概念。例如，某一层可与半导体衬底直接接触或可插入第三层。而且，可同时使用半导体衬底和硅衬底。
图2是说明根据本发明示范性实施例的场效应晶体管的透视图。
参考图2，根据该示范性实施例，第一和第二有源区102和104彼此隔开，且从半导体衬底100下层的上表面伸出。半导体衬底100分成下层和覆盖下层的上层。第一和第二有源区102和104适合于用作源区和漏区。而且，第三有源区106形成为具有桥形结构，与半导体衬底100下层的上表面垂直隔开，且还与第一和第二有源区102和104连接。第三有源区106形成栅区或沟道区。半导体衬底100分成上层和下层。半导体衬底100的上层为第一和第二有源区102和104及第三有源区106，该第一和第二有源区102和104通过以预定深度蚀刻半导体衬底获得，第三有源区106形成为具有与第一和第二有源区102和104相同或近似的高度。半导体衬底100的下层为支撑第一和第二有源区102和104的半导体衬底的表面或半导体衬底的体表面。因此，将半导体衬底100的下层定义为半导体衬底的体100a。第三有源区106可以形成桥形，其中通过从半导体衬底的体100a的预定高度底切为穿孔形状而选择性地移除半导体衬底100的上层，且其由第一和第二有源区102和104支撑。因此，自半导体衬底的体100a伸出的第一和第二有源区102和104及与第一和第二有源区102和104连接的第三有源区106都由与半导体衬底相同材料的单晶硅层形成。而且，如果在第一和第二有源区102和104的第一杂质区(图3h中的120)中掺杂非金属材料的第二导电杂质，则第三有源区106可掺杂与第二导电杂质不同的第一导电杂质，第一杂质区提供作为源/漏杂质区。具有500以上的第三有源区106的宽度或厚度，可以通过在第三有源区106中离子注入第一导电杂质作为沟道杂质来控制阈电压值。但在500以下的第三有源区106的宽度或厚度下，存在如下效应：即在几乎没有第二杂质的离子注入效能用于控制阈电压值的条件下，钉扎不变的阈电压。因此，通过单晶硅层的功函数可确定阈电压值。
具有预定厚度的栅绝缘层108完全地形成在与第一和第二有源区102和104连接的第三有源区106上。围绕其上形成了栅绝缘层108的第三有源区106形成栅电极110，使得第三有源区106可以用作沟道。栅绝缘层108由氧化硅层构成，且栅电极110由金属层或掺杂有非金属的第一或第二导电杂质的多晶硅层构成。栅绝缘层108使栅电极110不仅与通过层间介电层112选择暴露出的第三有源区106隔离，而且与第三有源区106下部分的第一和第二有源区102和104的侧壁隔离，且与通过第三有源区106下部分的层间介电层112暴露出的半导体衬底体100a的表面隔离。
代替常用的光刻技术，如下通过镶嵌方法围绕第三有源区106形成栅电极110：使用围绕第一和第二有源区102和104的上部和侧面并以预定形状构图的层间介电层112和通过层间介电层112暴露出的半导体衬底体100a作为具有预定形状的模。
当将电压施加到第一有源区102或第二有源区104的源区上，及将栅电压施加到栅电极110上时；在被栅电极围绕的第三有源区106中形成了沟道。
因此，在根据本发明一个实施例的FET中，自半导体衬底体100a伸出的第一和第二有源区102和104及连接第一和第二有源区102和104的桥形第三有源区106由半导体衬底100的单晶硅层形成。与通过常规外延生长法生长的单晶硅层相比，这基本上减少了结晶缺陷的可能性，改善了电特性并增加了器件的可靠性。
如下将描述制造根据一个示范性实施例的FET的方法。
图3a至3h是说明沿着制造图2中的晶体管得到的I～I′和II～II′的工艺步骤的剖面图。
如图3a所示，通过化学汽相淀积在单晶硅材料的半导体衬底100上形成具有预定厚度的硬掩模层114，然后通过常用的光刻和蚀刻工艺进行构图。硬掩模层114由氮化硅或氮氧化硅形成。如果硬掩模层114由氮氧化硅形成，则可在氮氧化硅层上形成抗反射层，且然后通过光刻和蚀刻工艺对所得到的结构进行构图。虽然图中未示出，但在半导体衬底和硬掩模层114之间另外形成了由氧化硅形成的、具有预定厚度的蚀刻终止层。因此，当移除了硬掩模层114时，可以改善蚀刻轮廓。例如，硬掩模层114形成为具有约1000以下的厚度，且氧化硅层具有约500以下的厚度。此时，可在硬掩模层114上另外形成具有预定厚度的抗反射层，以防止在光刻和蚀刻工序中在硬掩模层114上形成的光刻胶的曝光工序中的漫射反射。光刻和蚀刻工艺可采用干式蚀刻法来构图硬掩模层114，且干式蚀刻法中所使用的反应气体采用与蚀刻终止层或半导体衬底的单晶硅相比具有对于硬掩模层114的充分选择蚀刻速率的气体。
如图3b所示，通过利用硬掩模层114作为蚀刻掩模，将半导体衬底100蚀刻到预定的深度，由此在硬掩模层114的下面形成自对应半导体衬底下层的半导体衬底体100a的表面具有预定高度的鳍形有源区116。半导体衬底100的这种蚀刻使用了具有显著的垂直蚀刻特性的干式蚀刻法。即，通过定时蚀刻法(a time etch method)以预定时间将半导体衬底100的上部蚀刻到预定的深度，使得鳍形有源区116伸出预定的高度。例如，将鳍形有源区116形成为具有自半导体衬底的体100a的表面约1200至约1500的高度。
通过常用的光刻和蚀刻方法，使在鳍形有源区116上形成的硬掩模层114的线宽减小，且通过利用硬掩模层114作为蚀刻掩模修整鳍形有源区116，以减小线宽，并移除硬掩模层114。
在图3c中，通过CVD形成由氧化硅层制成的层间介电层(ILD)112，覆盖在鳍形有源区116上面。层间介电层112通过化学机械抛光(CMP)平整化，并通过干式蚀刻法被移除，以利用常规的光刻和蚀刻方法暴露出栅区G的鳍形有源区116和一部分半导体衬底体100a。例如，使层间介电层112形成具有约3000至约5000的厚度。用于暴露栅区G的光刻和蚀刻方法包括在层间介电层112上淀积光刻胶；对光刻胶进行构图，使得光刻胶选择性地留在对应源区S和漏区D的鳍形有源区116的两端上；并利用光刻胶作为蚀刻掩模或掩蔽物，通过干式蚀刻法移除层间介电层112，以暴露出栅区G的鳍形有源区116和一部分半导体衬底体100a。随后通过镶嵌方法，使用留在对应源区S和漏区D的鳍形有源区116上的层间介电层112来形成栅电极10(图2的)。虽然图中未示出，但如果没有修整鳍形有源区116且没有移除硬掩模层(图3b的114)，则可修整通过层间介电层112暴露的鳍形有源区116，由此与鳍形有源区两端的线宽相比，进一步使鳍形有源区116的线宽减小。然后，可移除通过层间介电层112暴露出的硬掩模层114。
在图3d中，利用层间介电层112作为离子注入掩模或掩蔽物，使杂质选择性地离子注入到栅区G的鳍形有源区116中，以由此形成掩埋的杂质区118。层间介电层112形成在对应源区S和漏区D的鳍形有源区116的上部和侧壁上。该掩埋杂质可以是非金属导电杂质如硼、BF2或磷及低原子质量元素如H和He中任意一种。以预定的投射(projection)范围使杂质离子注入到由单晶硅形成的鳍形有源区116中，并穿透硅晶格到达预定深度。例如，如果以约1×1016原子/cm2至约1×1018原子/cm2的密度、约30KeV至约40KeV的能量离子注入硼，则进行离子注入的结果是在离鳍形有源区116的上表面约1000至约1200的深度处形成掩埋杂质区118。因此，可以控制投射范围，由此离鳍形有源区116的上表面预定深度形成到达与半导体衬底体100a的表面相同或近似相同的深度的掩埋杂质区118。
如图3e所示，对掩埋杂质区(图3d的118)进行选择性地各向同性蚀刻，以形成桥形的第三有源区106，该第三有源区106与半导体衬底体100a隔开，并由提供作为源区S和漏区D的鳍形有源区116的第一和第二有源区102和104支撑。可通过湿式蚀刻或干式蚀刻法进行掩埋杂质区118的各向同性蚀刻。在湿式蚀刻方法中，蚀刻剂溶液可以是HF(49％)∶HNO3(30％)∶CH3COOH(100％)(体积1∶3∶8)的多晶硅蚀刻剂，且可使用多晶硅蚀刻剂选择性地移除其中切除了硅晶格结合的掩埋杂质区118。在干式蚀刻法中使用的反应气体可以是CF4∶O2(流速60∶150)，且可使用该反应气体相对半导体衬底体100a及由单晶硅层材料形成的第一至第三有源区102、104和106选择性地移除掩埋杂质区。而且，虽然在图3e中提供第三有源区106为四个面具有直角拐角的桥形，但如果使用干式蚀刻或湿式蚀刻方法，则它可形成为没有拐角的圆形或具有多边拐角的桥型结构。移除第三有源区106下面的掩埋杂质区118，以形成第三有源区106和半导体衬底体100a之间留间隔的隧道124。
因此，与通过外延生长法形成的单晶硅相比，通过用半导体衬底100的单晶硅形成第三有源区106，该示范性实施例的制造方法基本上能够减少结晶缺陷，并增加器件的可靠性。
接下来，利用层间介电层112作为离子注入掩模或遮蔽物，在第三有源区106中选择性地离子注入第一导电杂质，以形成第三杂质区作为沟道杂质区。在约500以上的第三有源区106的宽度或厚度下，离子注入第一导电杂质来控制阈电压值，且在约500以下的第三有源区106的宽度或厚度下，仅根据单晶硅的功函数不变地钉扎阈电压值，由此没有离子注入第一导电杂质。在第一导电杂质是受主杂质的情况下，可使用硼或BF2，且在它是施主杂质的情况下，可使用As或磷。
如图3f所示，在通过层间介电层112暴露出的第三有源区106上形成由常规栅介电材料如氧化硅形成的栅绝缘层108。不仅在第三有源区106上，而且在第三有源区106下面的半导体衬底体100a上，使栅绝缘层108形成相同或近似相同的厚度。例如，通过热氧化工艺，在第三有源区106上和第三有源区106下面提供的半导体衬底体100a的表面上，栅绝缘层108可由氧化硅形成为小于约130的厚度。如果首先形成层间介电层112，然后修整鳍形有源区(图3d的116)的中心部分，则可在与第三有源区106邻接的第一和第二有源区102和104的侧壁上形成栅绝缘层108。
如图3g所示，使具有预定厚度的导电材料形成为围绕其上形成栅绝缘层108的第三有源区106。该导电材料覆盖第三有源区106和层间介电层112。然后，通过化学机械抛光(CMP)或干式蚀刻法，使导电材料平整化并移除以露出层间介电层112。因此，通过镶嵌方法形成栅电极110。该导电材料可以是含非金属导电杂质的多晶硅层和金属层如硅化钨中的至少任意一种。在形成导电材料时，半导体衬底体100a和层间介电层112用作能够在与第一和第二有源区102和104连接的整个第三有源区上选择性地形成导电材料的模。可以如下方式获得通过镶嵌方法形成的栅电极110：通过CVD形成含非金属导电杂质的多晶硅或金属层，自半导体衬底体100a以360°围绕通过层间介电层112而选择性地暴露出的第三有源区106，并通过CMP或干式蚀刻使多晶硅层或金属层平整化并移除以暴露出层间介电层112。因此，栅电极110形成为通过层间介电层112与鳍形有源区116交叉的线形。此时，通过将栅电压施加到栅电极110上，可增加由半导体衬底体100a感应的负载电容，因此栅电极110和通过层间介电层112暴露出的半导体衬底体100a之间的栅绝缘层108应当形成为足以减小负载电容且克服介电击穿的厚度。
因此，在根据本发明示范性实施例的FET的制造方法中，当对在桥结构的第三有源区106下面形成的隧道124中填充的栅电极110进行构图时，使用镶嵌方法代替常规的光刻和蚀刻方法，以可再现地形成栅电极110。因此，通过利用在第一和第二有源区102和104的上部和侧壁中形成的层间介电层112，可以容易地控制栅电极110的宽度，由此精确地控制将栅电压施加到栅电极110上通过第三有源区106感应影响的沟道长度。
参考图3h，通过常用的光刻和蚀刻方法移除在第一和第二有源区102和104上形成的硬掩模层(图3b的114)和层间介电层112，以暴露出第一和第二有源区102和104，然后在第一和第二有源区102和104中离子注入与第一导电杂质不同的第二导电杂质，以形成第一杂质区120。例如，以约1×1012原子/cm2至约1×1014原子/cm2的密度且以50KeV以下的能量离子注入第二导电杂质，以在第一和第二有源区102和104上形成具有与第三有源区106相同或近似相同深度的第一杂质区。如果与第三有源区106相比第一和第二有源区102和104上的第一杂质区120形成得太深，并将栅电压施加到栅电极110上，则不仅可以在第三有源区106中、而且可沿着第三有源区106下面提供的半导体衬底体100a的表面形成沟道。因此，在根据本发明第一示范性实施例的FET的制造方法中，第一杂质区120在第一和第二有源区102和104中形成具有与第三有源区106相同或近似相同的深度，由此防止沿着半导体衬底体100a的表面感应的沟道。在该第一示范性实施例中，第一杂质区120由掺杂导电杂质的单晶硅层形成，由此与掺杂有导电杂质的多晶硅层相比，相对增加了导电率。
随后，在邻接其中形成了第一杂质区120的第一和第二有源区102和104的栅电极110侧壁上形成间隙壁，且利用栅电极110和间隙壁作为离子注入掩模或掩蔽物，以约1×1016原子/cm2至约1×1017原子/cm2的密度在第一和第二有源区中离子注入第二导电杂质，以形成具有比第一杂质区120更浅深度的第二杂质区。然后，在其上形成了第二杂质区的第一和第二有源区上及半导体衬底上形成特定的层间介电层，并移除在第二杂质区上提供的层间介电层，以形成接触孔。
如上所述，在第一示范性实施例中，完全围绕与第一和第二有源区102和104连接的第三有源区106而形成的栅电极110和由层间介电层112暴露出的半导体衬底体100a的表面仅通过栅绝缘层108彼此隔离，由此增加了施加到栅电极110上的栅电压，且降低了器件的性能。因此，将描述根据第二示范性实施例的FET及其制造方法，其中栅电极110和半导体衬底体100a的表面通过层间介电层112绝缘。
图4是说明根据本发明另一示范性实施例的FET结构的透视图。
参考图4，在根据另一示范性实施例的FET中，第一和第二有源区102和104彼此隔开形成，并从半导体衬底100下层的上表面伸出。半导体衬底100分成下层和覆盖在下层上的上层。第一和第二有源区102和104由半导体衬底100的上层形成。第一和第二有源区102和104每个都由源区和漏区构成。而且，桥形的第三有源区106形成为与半导体衬底100下层的上表面垂直地隔开，且与第一和第二有源区102和104连接。该上层是通过以预定深度蚀刻半导体衬底获得的第一和第二有源区102和104及与第一和第二有源区102和104相同或近似相同高度形成的第三有源区106。半导体衬底100的下层为支撑第一和第二有源区102和104的半导体衬底的表面或半导体衬底的体表面。因此，将半导体衬底100的下层定义为半导体衬底的体100a。第三有源区106可形成为桥形，其中半导体衬底100的上层通过以自半导体衬底的体100a预定高度穿孔的方式底切来选择性地移除且其通过第一和第二有源区102和104支撑。修整第三有源区106且以便可形成为具有比第一和第二有源区102和104小的宽度。因此，自半导体衬底体100a伸出的第一和第二有源区102和104及连接第一和第二有源区102和104的第三有源区106都由与半导体衬底100相同材料的单晶硅层形成。而且，如果在第一和第二有源区102和104上掺杂非金属材料的第二导电杂质来形成第一杂质区(图5h的120)，则第三有源区106可掺杂与第二导电杂质相反的第一导电杂质。对于500以上的第三有源区106的宽度或厚度，可以通过在第三有源区106中离子注入第一导电杂质作为沟道杂质来控制阈电压值。但在500以下的第三有源区106的宽度或厚度下，存在如下效应：即在几乎没有用于控制阈电压值的第二杂质的离子注入效能的条件下，钉扎不变的阈电压。因此，可通过单晶硅层的功函数决定阈电压值。
具有预定厚度的栅绝缘层108完全形成在与第一和第二有源区102和104连接的第三有源区106上。围绕其上形成了栅绝缘层108的第三有源区106形成栅电极110，使得第三有源区106可以用作沟道。栅绝缘层108由氧化硅层形成，且栅电极110由金属层或掺杂有非金属的第一或第二导电杂质的多晶硅层构成。栅绝缘层108使栅电极110与第三有源区106隔离，与邻接第三有源区106的第一和第二有源区102和104的侧壁隔离，且与第三有源区106下部的半导体衬底体100a的表面隔离。
通过镶嵌方法形成围绕第三有源区106的栅电极110，其中对层间介电层112进行构图以选择性地暴露出第三有源区106，使用第一和第二有源区102和104的侧壁及通过第三有源区106下面的层间介电层112选择暴露出的半导体衬底体100a作为具有预定形状的模。为了使栅电极110与半导体衬底体100a绝缘，使层间介电层112形成为超过预定的厚度。因此，在该示范性实施例中，层间介电层112在栅电极110下面形成预定的厚度，以使栅电极110与半导体衬底体100a的表面隔离，由此相比第一示范性实施例进一步提高了电特性。
其间，当将电压施加到第一有源区102或第二有源区104的源区上并将栅电压施加到栅电极110上时，在由栅电极围绕的第三有源区106中形成了沟道。此时，即使在第一和第二有源区102和104中形成的第一杂质区形成有与第三有源区106相同或近似相同或大于第三有源区106的深度，而不是与半导体衬底体100a相同或相近的过大深度，也可以防止沟道沿着第三有源区106下面的半导体衬底体100a的表面形成。
因此，在根据该示范性实施例的FET中，自半导体衬底体100a伸出的第一和第二有源区102和104及连接第一和第二有源区102和104的桥形第三有源区106由半导体衬底100的单晶硅层形成，由此与通过常规的外延生长法生长的单晶硅层相比，减少了结晶缺陷。这使电特性改善并增加了器件的可靠性。
如下将描述根据该示范性实施例的FET的制造方法。
图5a至5h是顺序地说明沿着制造图4中的晶体管的III～III′和IV～IV′得到的工艺的剖面图。
如图5a所示，通过CVD在由单晶硅材料制成的半导体衬底100上形成具有预定厚度的硬掩模层114，然后通过常用的光刻和蚀刻工艺进行构图。硬掩模层114由氮化硅层或氮氧化硅层形成。如果硬掩模层114由氮氧化硅层形成，则可在氮氧化硅层上形成抗反射层，并接着通过光刻和蚀刻工艺对它进行构图。虽然图中未示出，具有预定厚度的由氧化硅层构成的蚀刻终止层进一步在半导体衬底和硬掩模层114之间形成，且当移除硬掩模层114时，可以改善轮廓。例如，硬掩模层114形成为约1000以下的厚度，且氧化硅层具有约500以下的厚度。此时，可以在硬掩模层114上进一步形成具有预定厚度的抗反射层，以防止光刻和蚀刻工序时在硬掩模层114上形成的光刻胶的曝光工序时的漫射反射。光刻和蚀刻工艺可采用干式蚀刻法来构图硬掩模层114，和干式蚀刻法中使用的反应气体作为与蚀刻终止层或半导体衬底100的单晶硅相比、对于硬掩模层114具有相对充分的选择蚀刻比的气体。
如图5b所示，利用硬掩模层114作为蚀刻掩模，将半导体衬底100蚀刻到预定的深度。这在硬掩模层114的下面形成自半导体衬底体100a的表面具有预定高度的鳍形有源区116。半导体衬底100的该蚀刻使用了具有充分垂直蚀刻特性的干式蚀刻法。即，通过定时蚀刻法以预定时间以预定深度移除半导体衬底100，以便鳍形有源区116伸出预定的高度。例如，鳍形有源区116形成具有自半导体衬底体100a的表面约3000以上的高度。
通过常用的光刻和蚀刻方法减小在鳍形有源区116的上中心部分上形成的硬掩模层114的线宽，并通过利用硬掩模层114作为蚀刻掩模修整鳍形有源区116的中心部分来减小线宽，并移除硬掩模层114。
在图5c中，在其上形成了鳍形有源区116的半导体衬底100上形成由CVD氧化硅制成的层间介电层(ILD)112。层间介电层112通过CMP平整化，并移除预定厚度，以通过利用常用的光刻和蚀刻方法暴露出栅区G的鳍形有源区116的预定部分。例如，层间介电层112形成具有约4000至约8000的厚度。用于暴露出栅区G的鳍形有源区116的光刻和蚀刻方法包括利用光刻胶完全地淀积其上形成了层间介电层112的半导体衬底100的工艺；构图该光刻胶，以便使光刻胶选择性地留在对应源区S和漏区D的鳍形有源区116的两端上；并通过利用光刻胶作为蚀刻掩模或掩蔽物，通过定时蚀刻层间介电层112预定时间的干式蚀刻法，移除层间介电层112以暴露出栅区G的鳍形有源区116的预定部分。当形成了栅电极110时，随后通过镶嵌方法使用留在对应源区S和漏区D的鳍形有源区116上的层间介电层112来形成栅电极110(图2的)。同样，在层间介电层112下面提供的鳍形有源区116为第一和第二有源区中每一个(图4的102和104)。虽然图中未示出，但如果没有修整鳍形有源区116的中心部分且没有移除硬掩模层(图5b的114)，则可修整通过层间介电层112暴露出的鳍形有源区116的中心部分，由此相对于鳍形有源区116两端的线宽进一步减小了鳍形有源区116中心部分的线宽。然后，可移除通过层间介电层112暴露出的硬掩模层114。
在图5d中，利用层间介电层112作为离子注入掩模或掩蔽物，在栅区G的鳍形有源区116中选择性地离子注入杂质，以由此形成掩埋杂质区118。在对应源区S和漏区D的鳍形有源区116的上部和侧壁上形成层间介电层112。该掩埋杂质可以是非金属导电杂质如硼、BF2或磷及低原子质量元素如具有低原子质量的H和He中任意一种。杂质以预定的投射范围离子注入到由单晶硅形成的鳍形有源区116中，并穿过硅晶格至预定深度。例如，如果以约1×1016原子/cm2至约1×1018原子/cm2的密度、以约60KeV至约80KeV的能量离子注入硼，则进行离子注入以在离鳍形有源区116的上表面约2000至约2500的深度处形成掩埋杂质区118。因此，可以控制投射范围，由此形成掩埋杂质区118，该掩埋杂质区118自与离鳍形有源区116的上表面的层间介电层112相同或近似相同的预定深度、形成至与半导体衬底体100a的表面相同或近似相同的深度。
如图5e所示，对掩埋杂质区(图5d的118)进行选择性地各向同性蚀刻，以形成具有桥形结构的第三有源区106，第三有源区106与半导体衬底体100a隔开预定距离，并由作为鳍形有源区116(图5c的)的源区S和漏区D提供的第一和第二有源区102和104支撑。可通过湿式蚀刻或干式蚀刻法进行掩埋杂质区118的各向同性蚀刻。在湿式蚀刻方法中，蚀刻剂溶液可以是HF(49％)∶HNO3(30％)∶CH3COOH(100％)(体积1∶3∶8)的多晶硅蚀刻剂，且可使用多晶硅蚀刻剂选择性地移除其中切除了硅晶格结合的掩埋杂质区118。在干式蚀刻法中使用的反应气体可以是CF4∶O2(流速60∶150)，且可使用该反应气体相对半导体衬底体100a及由单晶硅层材料形成的第一至第三有源区102、104和106选择性地移除掩埋杂质区。第三有源区106形成为具有与半导体衬底体100a的表面隔开预定距离的隧道124。而且，虽然在图5e中提供了第三有源区106为四个面具有直角拐角的桥形，但如果通过对掩埋杂质区118进行各向同性蚀刻(利用干式蚀刻或湿式蚀刻方法)形成第三有源区106，则它可由没有拐角的圆形或具有多边拐角的桥型结构形成。移除第三有源区106下面的掩埋杂质区118，以形成在第三有源区106和半导体衬底体100a之间留间隔的隧道124。
因此，与通过外延生长法形成的单晶硅相比，通过用半导体衬底100的单晶硅形成第三有源区106，该示范性实施例的制造方法基本上能够减少结晶缺陷，并增加器件的可靠性。
接下来，通过利用层间介电层112作为离子注入掩模或遮蔽物，在第三有源区106中选择性地离子注入第一导电杂质，以形成第三杂质区作为沟道杂质区。在约500以上的第三有源区106的宽度或厚度下，离子注入第一导电杂质来控制阈电压值，且在约500以下的第三有源区106的宽度或厚度下，仅根据单晶硅的功函数不变地钉扎阈电压值，由此没有离子注入第一导电杂质。在第一导电杂质是受主杂质的情况下，可以是硼或BF2，且在是施主杂质的情况下，可使用As或磷。
如图5f所示，在通过层间介电层112暴露出的第三有源区106上完全地由氧化硅层形成具有预定厚度的栅绝缘层108。不仅在第三有源区106上、而且在第三有源区106下面提供的半导体衬底体100a上，使栅绝缘层108形成相同或近似相同的厚度。例如，通过热氧化工艺，在第三有源区106上和第三有源区106下面提供的半导体衬底体100a的表面上，栅绝缘层108可由具有约130以下厚度的氧化硅层形成。如果首先形成层间介电层112，然后修整鳍形有源区(图3d的116)的中心部分，则可在与第三有源区106邻接的第一和第二有源区102和104的侧壁上形成栅绝缘层108。
如图5g所示，使具有预定厚度的导电材料形成为完全围绕其上形成了栅绝缘层108的第三有源区106。形成该导电材料覆盖第三有源区106和层间介电层112的整个表面。然后，通过CMP或干式蚀刻法使导电材料平整化并移除以露出层间介电层112，以随后通过镶嵌方法形成栅电极110。该导电材料可以是含非金属导电杂质的多晶硅层或金属层如硅化钨。在形成导电材料时，半导体衬底体100a和层间介电层112用作能够完全地在与第一和第二有源区102和104连接的第三有源区106上选择性形成导电材料的模。以如下方式可获得通过镶嵌方法形成的栅电极110：通过CVD形成含非金属导电杂质的多晶硅或金属层，自半导体衬底体100a以360°完全地围绕通过层间介电层112选择性地暴露出的第三有源区106，及通过CMP或干式蚀刻使多晶硅层或金属层平整化并移除以暴露出层间介电层112。因此，栅电极110通过层间介电层112形成为与鳍形有源区116交叉的线形。此时，如果使用多晶硅层作为栅电极110，则可在通过CVD形成多晶硅层的中途掺杂导电杂质，或可在首先形成多晶硅层后离子注入和掺杂非金属导电杂质。
因此，在根据该示范性实施例的FET的制造方法中，当对桥结构的第三有源区106的下面形成的隧道124中填充的栅电极110进行构图时，使用镶嵌方法代替常规的光刻和蚀刻方法，以可再现地形成栅电极110。而且，可以利用层间介电层112容易地控制栅电极110的宽度，该层间介电层112形成在第一和第二有源区102和104的上部上和侧壁中，由此精确地控制通过施加到栅电极110上的栅电压而由第三有源区106感应的沟道的长度。
另外，除了第三有源区106的下部外，半导体衬底体100a通过层间介电层112与栅电极110隔离。因此，该示范性实施例的FET相比在前的示范性实施例可以进一步改善电特性。
参考图5h，通过常用的光刻和蚀刻方法移除形成在第一和第二有源区102和104上的层间介电层112，以暴露出第一和第二有源区102和104，然后在第一和第二有源区102和104中离子注入不同于第一导电杂质的第二导电杂质，以形成第一杂质区120。例如，以约1×1012原子/cm2至约1×1014原子/cm2的密度且以约50KeV以下的能量离子注入第二导电杂质，以在第一和第二有源区102和104上形成具有与第三有源区106相同或近似相同深度的第一杂质区。如果在第一和第二有源区102和104上形成的第一杂质区120形成得太深，达到与半导体衬底体相近的深度，并将栅电压施加到栅电极110上，则不仅可以在第三有源区106中、而且可沿着第三有源区106下面提供的半导体衬底体100a的表面形成沟道。因此，在根据第二示范性实施例的FET的制造方法中，第一杂质区120在第一和第二有源区102和104中形成具有与第三有源区106相同或近似相同的深度，由此防止沿着半导体衬底体100a的表面感应的沟道。在该示范性实施例中，第一杂质区120由掺杂有导电杂质的单晶硅层形成，由此与掺杂有导电杂质的多晶硅层相比，相对增加了导电率。
随后，在邻接其中形成了第一杂质区120的第一和第二有源区102和104的栅电极110侧壁上形成间隙壁，且利用栅电极110和间隙壁作为离子注入掩模或掩蔽物，以约1×1016原子/cm2至约1×1017原子/cm2的密度在第一和第二有源区中离子注入第二导电杂质，以形成具有比第一杂质区120更浅深度的第二杂质区。然后，在其上形成了第二杂质区的第一和第二有源区上及半导体衬底上完全地形成了特定的层间介电层，并移除在第二杂质区上提供的层间介电层，以形成接触孔。
如上所述，在前述的两个示范性实施例中，如果形成在第一和第二有源区102和104上的第一杂质区120形成得过深，到达与半导体衬底体100a相近的深度，具有与第三有源区106相近的深度，或施加到栅电极110上的栅电压增加；则可沿着栅电极110下面提供的半导体衬底体100a的表面形成沟道。因此，为了防止上述情况，如下将根据本发明另一示范性实施例描述其制造方法。
图6是说明根据本发明另一示范性实施例的FET结构的透视图。
参考图6，在根据该示范性实施例的FET中，第一和第二有源区102和104在SOI(绝缘体上硅)型硅衬底200的衬底绝缘层122上彼此隔开。通过在常用的硅衬底100和单晶硅层或具有预定厚度的单晶硅膜之间插入衬底绝缘层122如氧化硅层且通过在其之间键合，而获得了SOI型硅衬底200。器件可以利用SOI型硅衬底200完全地电隔离，由此可以防止基于高集成度的相邻器件彼此影响。而且，使用SOI型硅衬底200提供了如下优点：在内部压力相比键合方法的器件区分离系统高和辐射高的这种环境下，可以减小由键合部分的电流生成所引起的问题。例如，单晶硅层或单晶硅膜的厚度从约500到约5000以下。即，在该示范性实施例的FET中，通过利用SOI型硅衬底200的单晶硅层或膜，第一和第二有源区102和104自衬底绝缘层122伸出而形成。这些第一和第二有源区102和104每个都由源区和漏区构成。由此，将SOI型硅衬底200的衬底绝缘层122描绘成常用的硅衬底100。
而且，使第三有源区106与衬底绝缘层122的上表面垂直隔开地形成为与第一和第二有源区102和104连接的桥形。第三有源区106可形成为桥形，该桥形以自衬底绝缘层122的预定高度通过选择性地移除单晶硅层或膜底切形成，且然后通过第一和第二有源区102和104支撑。修整第三有源区106，以具有比第一和第二有源区102和104的宽度小的宽度。因此，形成在衬底绝缘层122上的第一和第二有源区102和104及连接第一和第二有源区102和104的第三有源区106都由单晶硅层或单晶硅膜形成。在第一和第二有源区102和104上掺杂非金属的第一导电杂质，以形成第一杂质区。第三有源区106可掺杂有不同于第一导电杂质的第二导电杂质，以形成沟道杂质区。在500以上的第三有源区106的宽度或厚度下，可以通过在第三有源区106中离子注入第二导电杂质作为沟道杂质来控制阈电压值，但在500以下的第三有源区106的宽度或厚度下，存在如下效应，即在几乎没有第二杂质的离子注入效率用于控制阈电压值的条件下钉扎给定的阈电压。因此，可以通过单晶硅层的功函数确定阈电压值。
在与第一和第二有源区102和104连接的第三有源区106上完全地形成具有预定厚度的栅绝缘层108，并形成栅电极110使其全部围绕在其上形成了栅绝缘层108的第三有源区106，以便第三有源区106可以用作沟道。栅绝缘层108由氧化硅层形成，且栅电极110由金属层或掺杂有非金属的第一或第二导电杂质的多晶硅层构成。
通过镶嵌方法代替常用的光刻工艺，形成栅电极110围绕第三有源区106。使用了与第三有源区106邻接的第一和第二有源区的侧壁、围绕第一和第二有源区102和104的上部和侧面的层间介电层112。以预定的形状构图层间介电层112，且通过层间介电层112暴露出衬底绝缘层122。该层间介电层112由具有与衬底绝缘层122和栅绝缘层108相同或近似相同的组分比的氧化硅层形成。
其间，当将电压施加到第一有源区102或第二有源区104的源区上并将栅电压施加到栅电极110上时，在由栅电极110围绕的第三有源区106中形成了沟道。栅电极110通过衬底绝缘层122与硅衬底100电隔离。
因此，在根据该示范性实施例的FET中，利用衬底绝缘层122，栅电极110可以与硅衬底100完全地独立且绝缘，由此相比在前的两个示范性实施例进一步改善了电特性。
而且，自半导体衬底体100a伸出的第一和第二有源区102和104及连接第一和第二有源区102和104的桥形第三有源区106由SOI型硅衬底200的单晶硅层或膜形成，由此相比通过常规外延生长法生长的单晶硅层基本减少了结晶缺陷。即，改善了电特性，并增加了器件的可靠性。
如下将描述根据该示范性实施例的FET的制造方法。
图7a至7h是顺序地说明沿着制造图6中的晶体管的V～V′和VI～VI′的工艺的剖面图。
如图7a所示，具有预定厚度的硬掩模层114形成在SOI型硅衬底200上，然后通过常用的光刻和蚀刻工艺构图。SOI型硅衬底200由单晶硅材料制成的常用硅衬底100构成，衬底绝缘层122在硅衬底112和单晶硅层100a或单晶硅膜上具有预定的厚度。硬掩模层114由氮化硅层或氮氧化硅层形成。如果硬掩模层114由氮氧化硅层形成，则在该氮氧化硅层上形成抗反射层，然后通过光刻和蚀刻工艺对它进行构图。虽然图中未示出，但具有预定厚度的蚀刻终止层进一步由SOI型硅衬底200和硬掩模层114之间的氧化硅层形成。当移除了硬掩模层114时，可以改善轮廓。例如，硬掩模层114形成为具有约1000以下的厚度，且氧化硅层具有约500以下的厚度。此时，可进一步在硬掩模层114上形成具有预定厚度的抗反射层，以防止光刻和蚀刻工序中形成在硬掩模层114上的光刻胶的曝光工序时的漫射反射。光刻和蚀刻工艺可使用干式蚀刻法来构图硬掩模层114，且干式蚀刻法中所使用的反应气体作为与蚀刻终止层或半导体衬底的单晶硅相比、对于硬掩模层114具有突出选择蚀刻比的气体。
如图7b所示，通过利用硬掩模层(图7a的114)作为蚀刻掩模，蚀刻SOI型硅衬底200的单晶硅层或膜，以在硬掩模层114的下面形成具有离衬底绝缘层122的上表面预定高度的鳍形有源区116。然后部分地移除硬掩模层114。利用对于单晶硅层100b具有显著蚀刻特性的反应气体，单晶硅层100b的该蚀刻可使用干式蚀刻法。该鳍形有源区116形成具有离衬底绝缘层122的上表面约500至约5000以下的高度。
然后，通过常用的光刻和蚀刻方法减小在鳍形有源区116的中心部分上部上形成的硬掩模层114的线宽，且通过利用硬掩模层114作为蚀刻掩模修整和减小鳍形有源区116的中心部分。然后移除了硬掩模层114。
在图7c中，具有预定厚度的层间介电层(ILD)112通过CVD在其上形成了鳍形有源区116的衬底绝缘层122上由氧化硅层形成。通过CMP平整化层间介电层112，且通过常用的光刻和蚀刻方法暴露出栅区G的鳍形有源区116，且在没有暴露SOI型硅衬底200的硅衬底的条件下通过干式蚀刻法移除层间介电层112。在移除层间介电层112时，可使用定时蚀刻法移除具有预定厚度的层间介电层112。例如，使层间介电层112形成为具有约3000至约5000的厚度。用于暴露出栅区G的鳍形有源区116的光刻和蚀刻方法包括以下工艺：利用光刻胶完全地淀积其上形成了层间介电层112的半导体衬底100；对该光刻胶进行构图，使得光刻胶选择性地留在对应源区S和漏区D的鳍形有源区116的两端上；并利用光刻胶作为蚀刻掩模或掩蔽物通过干式蚀刻法移除预定厚度的层间介电层112，以暴露出栅区G的鳍形有源区116且不暴露出硅衬底100。随后使用留在源区S和漏区D的鳍形有源区116上的层间介电层112，以通过镶嵌方法形成栅电极(图6的110)。虽然图中未示出，但如果没有修整鳍形有源区116的中心部分且没有移除硬掩模层(图3b的114)，则可修整通过层间介电层112暴露出的鳍形有源区116的中心部分，由此与鳍形有源区116两端的线宽相比进一步减小了鳍形有源区116的中心部分的线宽。然后，可移除通过层间介电层112暴露出的硬掩模层114。
在图7d中，通过利用层间介电层112作为离子注入掩模或遮蔽物，在栅区G的鳍形有源区116中选择性地离子注入杂质，以由此形成掩埋杂质区118。在对应源区S和漏区D的鳍形有源区116的上部上和侧壁中形成层间介电层112。该掩埋杂质可以是非金属导电杂质如硼、BF2或磷以及低原子质量元素如具有低原子质量H和He中任意一种。杂质以预定的投射范围离子注入到由单晶硅层或膜形成的鳍形有源区116中，并穿过硅晶格到达预定深度。例如，如果以约1×1016原子/cm2至约1×1018原子/cm2的密度、以约30KeV至约40KeV的能量离子注入硼，则进行离子注入，以在离鳍形有源区116的上表面约1000至约1200的深度形成掩埋杂质区118。因此，可以控制投射范围，由此形成掩埋杂质区118，离鳍形有源区116的上表面预定深度，到达与半导体衬底体100a的表面相同或近似相同的深度。
如图7e所示，对掩埋杂质区(图7d的118)进行选择性地各向同性蚀刻，以形成具有桥形的第三有源区106，该第三有源区106与衬底绝缘层122垂直地隔开，并由作为鳍形有源区116的源区S和漏区D提供的第一和第二有源区102和104支撑。可通过湿式蚀刻或干式蚀刻法进行掩埋杂质区118的各向同性蚀刻。在湿式蚀刻方法中，蚀刻剂溶液可以是HF(49％)∶HNO3(30％)∶CH3COOH(100％)(体积1∶3∶8)的多晶硅蚀刻剂，且可使用多晶硅蚀刻剂选择性地移除其中切除了硅晶格结合的掩埋杂质区118。在干式蚀刻法中使用的反应气体可以是CF4∶O2(流速60∶150sccm)，且可使用该反应气体相对由单晶硅层或膜形成的第一至第三有源区102、104和106选择性地移除掩埋杂质区。而且，虽然在图7e中提供了第三有源区106为四个面具有直角拐角的桥形，但在使用干式蚀刻或湿式蚀刻方法的情况下，它可由没有拐角的圆形或具有多边拐角的桥型形成。此时，移除第三有源区106下面的掩埋杂质区118，以由此形成第三有源区106和半导体衬底体100a之间留间隔的隧道124。
因此，与通过外延生长法形成的单晶硅层相比，通过利用SOI型衬底200的单晶硅层或膜形成第三有源区106，该示范性实施例的制造方法基本上能够减小结晶缺陷的生成速率，并增加了器件的可靠性。
接下来，通过利用层间介电层112作为离子注入掩模或遮蔽物，在第三有源区106中选择性地离子注入第一导电杂质，以由此形成第三杂质区作为沟道杂质区。在约500以上的第三有源区106的宽度或厚度下，离子注入第一导电杂质来控制阈电压值，且在约500以下的第三有源区106的宽度或厚度下，仅根据单晶硅的功函数不变地固定阈电压值，由此没有离子注入第一导电杂质。如果第一导电杂质是受主杂质，可使用硼或BF2，且在它是施主杂质的情况下，可使用As或磷。
如图7f所示，在通过层间介电层112暴露出的第三有源区106上，完全地由氧化硅层形成具有预定厚度的栅绝缘层108。不仅在第三有源区106上、而且在邻接第三有源区106的第一和第二有源区102和104的侧壁上，使栅绝缘层108形成相同或近似相同的厚度。例如，通过热氧化工艺，在第三有源区106上和第三有源区106下面提供的半导体衬底体100a的表面上，栅绝缘层108可由氧化硅层形成为约130以下的厚度。如果首先形成层间介电层112，然后修整鳍形有源区(图3d的116)的中心部分，则可在与第三有源区106邻接的第一和第二有源区102和104的侧壁上形成栅绝缘层108。
如图7g所示，使具有预定厚度的导电材料形成为完全地围绕其上形成了栅绝缘层108的第三有源区106。形成该导电材料覆盖第三有源区106、衬底绝缘层122和层间介电层112的整个表面。然后，通过CMP或干式蚀刻法使导电材料平整化并移除以露出层间介电层112，且随后通过镶嵌方法形成栅电极110。该导电材料可以是含非金属导电杂质的多晶硅层和金属层如硅化钨，且可通过LPCVD(低压化学汽相淀积)形成。在形成导电材料时，衬底绝缘层122和层间介电层112及由层间介电层112暴露出的第一和第二有源区102和104用作能够完全地在与第一和第二有源区102和104连接的第三有源区106上选择性形成导电材料的模。以如下方式可获得通过镶嵌方法形成的栅电极110：通过CVD形成含非金属导电杂质的多晶硅或金属层，自半导体衬底绝缘层122和第一、第二有源区102和104以360°围绕通过层间介电层112选择性地暴露出的第三有源区106，及通过CMP或干式蚀刻使多晶硅层或金属层平整化并移除以暴露出层间介电层112。因此，栅电极110通过层间介电层112形成为与鳍形有源区116交叉的线形。此时，如果使用多晶硅层作为栅电极110，则可在通过CVD形成多晶硅层的中途掺杂导电杂质，或可在首先形成多晶硅层后离子注入和掺杂非金属导电杂质。
因此，在根据该示范性实施例的FET的制造方法中，当对桥结构的第三有源区106的下面形成的隧道124中填充的栅电极110进行构图时，使用镶嵌方法代替常规的光刻和蚀刻方法，以可再现地形成栅电极110，因此可以利用层间介电层112容易地控制栅电极110的宽度，该层间介电层112形成在第一和第二有源区102和104的上部上和侧壁中，由此精确地控制通过施加到栅电极110上的栅电压而由第三有源区106感应的沟道长度。
另外，通过利用衬底绝缘层122，使完全围绕连接第一和第二有源区102和104的第三有源区106的栅电极110与在第三有源区106下面提供的硅衬底100电隔离。
参考图7h，通过常用的光刻和蚀刻方法移除形成在第一和第二有源区102和104上的层间介电层112，以暴露出第一和第二有源区102和104，然后在第一和第二有源区102和104中离子注入不同于第一导电杂质的第二导电杂质，以形成第一杂质区120。例如，以约1×1012原子/cm2至约1×1014原子/cm2的密度和约50KeV以下的能量离子注入第二导电杂质，以在第一和第二有源区102和104上形成第一杂质区120。因此，在该示范性实施例中，围绕第三有源区106的栅电极110通过衬底绝缘层122与硅衬底100隔离，由此增强了器件的电特性。而且，形成在第一和第二有源区102和104上的第一杂质区120由掺杂导电杂质的单晶硅层形成，由此与掺杂导电杂质的多晶硅层相比进一步增加了导电率。
随后，在邻接其中形成了第一杂质区120的第一和第二有源区102和104的栅电极110侧壁上形成间隙壁，且利用栅电极110和间隙壁作为离子注入掩模或掩蔽物，以约1×1016原子/cm2至约1×1017原子/cm2的密度在第一和第二有源区中离子注入第二导电杂质，以形成具有比第一杂质区120更浅深度的第二杂质区。然后，在其上形成了第二杂质区的第一和第二有源区上及半导体衬底上完全地形成了特定的层间介电层，并移除在第二杂质区上提供的层间介电层，以形成接触孔。
如上所述，在该示范性实施例中，栅电极110通过利用SOI型硅衬底200与硅衬底100的表面绝缘，由此即使将栅电压施加到栅电极110上，也能防止沿着硅衬底100的表面形成沟道。比在前的两个示范性实施例可以更加地增强电特性。
根据本发明的示范性实施例，在FET及其制造方法中，提供由单晶硅材料制成的硅衬底100作为沟道形成区，且通过镶嵌方法形成围绕沟道形成区的栅电极110。栅电极110两侧的源区S和漏区D形成为硅衬底100，由此相比常规的FET进一步改善了器件的可靠性和电特性。
如上所述，本发明的FET及其制造方法具有以下优点。
第一，可以在单晶硅衬底上形成连接第一和第二有源区的桥形第三有源区，作为与通过外延生长法形成的单晶硅层相比具有显著电特性的沟道，由此增加了器件的可靠性。
第二，使用形成在第一和第二有源区上的层间介电层作为具有预定形状的模，以便可以通过镶嵌方法可再现地形成栅电极，由此精确地控制栅整个沟道的长度。
第三，源区和漏区由具有显著导电率的单晶硅衬底形成，由此增强了电特性。
虽然参考本发明的示范性实施例已具体地示出和描述了本发明，但本领域普通技术人员应理解，在不脱离由以下权利要求规定的本发明的精神和范围的条件下，可进行形式和细节上的各种改变。
本申请要求2004年2月10日申请的韩国专利申请No.2004-8590的优先权，为此目的在此引入其内容作为参考。