非易失性存储器 本发明一般地涉及非易失性存储器，特别是电擦除非易失性存储器。
非易失性存储器单元是有利的，因为它们即使在存储器掉电的情况下仍能保持记录的信息。现在，存在着几种不同类型的非易失性存储器，包括可擦除可编程的只读存储器(EPROM)、电擦除可编程只读存储器(EEPROM)和快闪EEPROM存储器。EPROM是利用光照擦除的，但通过向浮栅注入沟道电子进行电编程。普通的EEPROM具有相同的编程功能，但不是光擦除的，它们利用电子隧穿效应进行擦除和编程。因此，信息可以保存在这些存储器中，并且在掉电时得到保持，在需要时，可以利用适当的技术擦除存储器以便再次编程。快闪EEPROM是整块擦除的，这通常为它们带来比普通EEPROM更好的读访问时间。
当前，快闪存储器已经广泛地流行起来。例如，快闪存储器通常用来为微处理器、调制解调器、SMART卡以及期望存储需要快速更新的代码的类似装置提供片载存储器。
尽管快闪存储器和EEPROM是密切相关的，但是在许多应用中，快闪存储器是优选的，因为它们所具有的更小的单元尺寸意味着制造起来更经济。然而，快闪存储器和EEPROM通常具有十分相似的单元特性。
非易失性存储器单元在某些方面与通常用在称作逻辑器件的电子元件，例如微处理器中的晶体管不同，这些电子元件是与存储单元一起工作的。逻辑器件由使用单栅极的晶体管构成。非易失性存储器通常包括两个栅极，分别称为控制栅极和浮栅，而且是重叠配置的。因为这种结构差异，非易失性存储器和逻辑器件的制造工艺不同。这使工艺复杂性和制造成本急剧增高。
特别是EEPROM，单元的电编程通常需要向单元施加相当高的电压。这种电压诱导电子隧穿N+区域到达浮栅。其它地复杂性来自于需要为存储器单元提供比晶体管正常工作所需电压高很多的电压。
尽管工业界已经承认为制备逻辑电路和非易失性存储器而采用独立的工艺技术是必需的，业界人士已经认识到编程EEPROM需要相当高的电压，编程快闪EEPROM需要相当大的电流，但是对在不需要特殊工艺技术或不需要相对更高的编程电压或更大的电流的条件下制备能够同时电擦除和电编程的非易失性存储器存在着巨大的需求。
此外，利用普通的快闪EEPROM，单元的电编程通常需要向单元施加大电流。只有相对少量的这种电子流由漏极耗尽区注入到浮栅。因此，注入效率(例如10-6到10-9)很低。对大电流的需求增加了额外的复杂性，因为需要设计在低电压工作的高电流泵浦。
根据本发明的一个方面，电擦除电编程只读存储器包括具有浮栅、沟道、源极和漏极的读出单元。为了对浮栅进行编程，双极型晶体管利用电子的衬底热电子注入效应通过沟道耗尽区向浮栅提供电子。双极型晶体管的集电极也是读出单元的沟道的偏置耗尽区。
根据本发明的另一个方面，非易失性存储器包括第一导电类型的半导体层。与第一导电类型相反的第二导电类型的第一阱制作在半导体层上。第一阱是偏置电压等于或高于Vss的N-阱。第一导电类型的第二阱嵌在第一阱中。第二阱是反偏P-阱。存储器单元制作在第二阱中。单元包括浮栅、源极和漏极。源极和漏极是第二导电类型。
根据本发明的另一方面，存储器单元包括具有N-阱的半导体层。P-阱嵌在N-阱中。读出晶体管具有浮栅和用于向衬底注入电子的双极型晶体管。注入(泵捕)电子由读出晶体管沟道下面的电场加速，注入到浮栅。
根据本发明的另一方面，编程存储器单元的方法包括关断选择晶体管的步骤。载流子通过衬底热载流子注入效应注入到浮栅。
根据本发明的另一方面，编程存储器单元的方法包括利用双极型晶体管产生衬底电子的步骤。衬底电子由沟道下面的电场加速，并注入到存储器单元的浮栅。这些被加速的电子称为衬底“热”电子。
根据本发明的另一方面，制作存储器单元的方法包括在衬底中的沟道上制作浮栅的步骤。扩散在与浮栅下面的沟道间隔开的衬底上进行，所述沟道在浮栅下面延伸。为单元制作源极和漏极，并基本上沿垂直于浮栅长度方向的方向排列。
根据本发明的另一方面，非易失性存储器包括具有浮栅的读出晶体管。耦合电容制作在浮栅的一端。耦合电容用于控制浮栅上的电压。浮栅独立于覆盖于其上的控制栅极。隧穿电容制作在浮栅的另一端。隧穿电容为电子从浮栅移出提供了通路。它还用作为读出晶体管下面的沟道区提供电子的电荷注入器。隧穿电容包括构成横向双极型晶体管的发射极的pn结、在浮栅下面的用作横向双极型晶体管的集电极的读出晶体管沟道的偏置耗尽区。
图1是一个实施方案的简图；
图2是示出图1所示实施方案中的半导体装置的布局的顶视图；
图3是沿图2中的线3-3的剖面图；
图4是沿图2中的线4-4的剖面图；
图5是图1所示单元的阵列结构的简图。
参考附图，其中相同的参考符号在所有视图中表示相同的部分，图1所示的存储器单元10包括隧穿电容18、读出晶体管12、选择晶体管16和耦合电容14。这种结构有利于在带有电隔离浮栅22的半导体层上实现。
隧穿电容18由快闪节点24控制，耦合电容14由控制节点28控制。读出晶体管12的漏极29连接到漏极节点26，选择晶体管16的源极31连接到源极节点30。选择晶体管16的栅极33连接到选择节点32。
图2所示的、实现单元10的一种布局包括用触点实现的刷新节点24和通常为N-型扩散的扩散区25。浮栅22延伸过扩散区25，界定出隧穿电容18。类似地，浮栅22延伸过扩散区27，界定出耦合电容14。耦合电容14的控制节点28可以通过触点按照图2所示的方式实现。
漏极节点26包括图2所示的、连接到扩散区29的触点。源极节点30可以用所示的触点实现。读出晶体管12的源极和选择晶体管16的漏极是公用的，如图2中的20所示。选择晶体管16的栅极制作为连接到触点(未示出)的导电层33。一对源极30触点和漏极26触点以及独立的栅极22、33形成两个晶体管。
读出晶体管12和选择晶体管16的关系示于图3。浮栅22构成具有漏极29和公用pn结20的晶体管的栅极。类似地，栅极33控制源极31和公用pn结20之间的导通。读出晶体管12包括沟道47，选择晶体管16包括沟道35。在所示的实施方案中，沟道47和35是P-型半导体材料，并且是P-阱的一部分。依次地，P-阱制作在N-阱36中。最后，N-阱36制作在P-型衬底38中。P-阱是反偏的，如70所示，N-阱36是正偏的，如72所示。N-阱36的偏置电压可以等于或高于Vss。
现参考图4，说明与隧穿电容18相连的浮栅22的结构。浮栅22延伸过一对场氧化区50，该场氧化区通常沿着平行于读出晶体管12和选择晶体管16的源极-漏极方向延伸。在图4的一端，浮栅22与下面的N+扩散区域相互作用形成隧穿电容18。隧穿氧化物42将浮栅22和扩散区25隔离开。类似地，栅极氧化物40将浮栅22和沟道47隔离开。最后，浮栅22由氧化物51与耦合电容14的扩散区27隔离开。因此，浮栅22是读出晶体管12和电容14、18的一部分。
单元10可以描述为利用高效率的衬底热电子注入进行编程、利用Fowler-Nordheim隧穿进行擦除的快闪EEPROM。衬底热电子注入过程的详细描述见下述文献：T.H.Ning，C.M.Osburn，and H.W.Yu，“Emission probability of Hot Electrons from Silicon intoSilicon Dioxide”，J.Appl.Phys.，vol.48，p.286，(1977)；Boaz Eitan，James L.McCreary，Daniel Amrany，Joseph Shappir，“substrate Hot-electron Injection EPROM”，IEEE Transactionson Electron Devices，vol.ED-31，no.7，p.934，(July 1984)；I.C.Chen，C.Kaya，and J.Paterson，“Band-to Band TunnelingInduced Substrate Hot-electron(BBISHE)injection：A NewProgramming Mechanism for Nonvolatile Memory Devices”，IEDM(1989)p.263；C.Y.Hu，D.L.Kencke，S.K.Benerjee，“Substrate-current-induced Hot Electron(SCIHE)Injection：ANew Convergence Scheme for FLASH Memory，”IEDM(1995)，p.283。上述各篇文献在此引用作为参考。
编程是通过高效率的衬底热电子注入实现的。如图4所示，衬底电子，如60所示，是通过正向偏置由场氧化物50a将其与读出晶体管12隔离开的扩散区25而产生的。一些衬底电子60通过场氧化物50a下面的区域扩散到读出晶体管12下面的沟道区47。对于需要编程的单元，对沟道区47进行偏置，使耗尽区48形成。当电子到达耗尽区48时，电子将受到电场Vcs的加速，该Vcs是沟道47的电压(表面转型区的电压)与P-阱34的电压之差。这些电子中的一部分获得超过有效氧化物势垒高度电压的足够能量，注入到浮栅22。对于不需要编程的单元，沟道-P-阱电压低于有效氧化物势垒高度。在这种情况下，电子不能获得足以克服势垒高度的能量，无法注入浮栅22。
场氧化物50a下面的P-区，即扩散区25，和读出晶体管12下面的偏置耗尽区48构成横向双极型晶体管62。双极型晶体管62用作电荷注入器，由扩散区25向浮栅22注入衬底电子。扩散区25作为发射极，场氧化物50a下面的P-区作为基极，集电极是耗尽区48。耗尽区48由N+源极20、N+漏极29和P-阱34的电压控制。因为沟道区47用作读取读出晶体管12的沟道，并在编程过程中用作双极型晶体管62的集电极，所以可以实现紧凑的单元布局。
衬底热电子注入的效率是几种性质的函数。考虑耗尽区48，电子通过晶格声子散射效应在耗尽区48中的散射距离为几个电子平均自由程。这些电子中散射次数较少的电子获得足以克服有效势垒高度的能量，注入到浮栅22中。一些电子获得的能量低于有效势垒高度，不能注入浮栅22。注入效率与掺杂浓度和沟道到P-阱的电压Vcs有密切的关系。
因为单元10位于嵌在N-阱36中的P-阱34中，所以在编程过程中，通过将扩散区27的电压提高到Vpp，该电压通常在7至14伏特，浮栅22经耦合电容14与高电压耦合。浮栅22获得的电压是在节点24和28接地时浮栅上的电压以及耦合比与节点28上的电压的乘积的和的函数。一阶近似的耦合比大约等于电容14的电容值除以耦合电容14、隧穿电容18和浮栅22与沟道区47之间的电容的电容值之和。
当选择晶体管16关断时，读出晶体管的漏极29电压被钳位在电源电压Vcc附近或更高。因为选择晶体管16关断，所以源极20的电压与沟道47相同。沟道47的电压是沟道区中的表面转型区的电压。当浮栅22的电压是比漏极29高的读出晶体管12的阈值电压时，沟道电压与漏极电压相同。另一方面，当浮栅22的电压低于漏极29的电压和读出晶体管12的阈值电压之和时，沟道电压是浮栅22的电压和读出晶体管12的阈值电压之差。
阱电压是施加在P-阱34上的电压70。因为P-阱嵌在N-阱36中，N-阱设置在近似等于Vss或更高的电压72，P-阱电压Vp可以是反偏的，典型值为-1至-2伏特。此外，该电压通常低于有效氧化物势垒高度，以避免任何潜在的干扰。
沟道区47和P-阱34之间的电压差(Vp)70是耗尽区48两端的电压。对于待编程的单元，漏极29的电压升高，通常接近Vcc。读出晶体管12下面的沟道47中的耗尽区48由等于沟道电压与P-阱电压70之差的电压降形成。
对于那些不需要编程的单元，漏极电压29设为零伏特。耗尽区48两端的电压降等于Vp的绝对值，该绝对值通常小于有效氧化物势垒高度。
单元10的擦除是利用由浮栅22到节点24的Fowler-Nordheim隧穿效应实现的。因此，节点24又称为刷新节点。在擦除过程中，通过将扩散区27钳位于地，浮栅22经电容器14耦合到接近于地的电压。对于扩散区25，它充电到7到14伏特的正电压(Vpp)。电容器18两端的电压是浮栅22的电压和扩散区25的电压之差。当电压差超过8至10伏特时，就可以产生足够的隧穿电流，在几毫秒至几秒的时间帧内将浮栅22擦除到负电压，这取决于隧穿氧化物42的厚度。
读取单元10的编程状态的实现方式如下。对于选中的行，通过将扩散区27钳位于1.8至5伏特的电压，浮栅22电容耦合到更高的电压。浮栅22耦合到电压Vfg，该电压等于在节点24和28接地时浮栅的电压和控制节点28上的电压与耦合比的乘积之和。
在读过程中，漏极29的电压限制在低于2伏特的电压。这是为了避免任何读干扰。
对于待读取的选中单元，选择节点32钳位于Vcc，源极节点30钳位于地。未选中的栅极33和节点28、30、32也钳位于地。未选中的列26也钳位于地。
当这些电压施加到选中的单元时，电流流过读出晶体管12。然后，该电流注入电流读出放大器(未示出)。如果浮栅22上的电压高于读出晶体管12的阈值电压，并且流过更大的电流，大约高于20毫安，那么单元状态就可以作为导通状态读出出来。当浮栅的电压低于阈值电压，并且流过更小的电流，例如小于1毫安，那么就可以读出到未导通状态。
读出到的导通状态称为“1”状态。未导通状态称为“0”状态。
针对示例性实施方案，下例总结了单元的编程、读取和擦除操作。
单元操作
擦除
编程 读(未选择) (选择) (未选择)(选择) (未选择) 快闪 (24) 漏 (26) 源 (30 选择 (32) 控制 (28) N-阱 (36) P-阱 (34) Vpp Vss 浮动 浮动 浮动 浮动 Vss Vss Vss Vss Vcc Vcc Vss Vss Vs Vs 或 Vss ≥Vcc *0 或 ≥Vcc 浮动 浮动 Vss Vss Vpp Vss Vcc 至Vss V c c t o V s s Vss 至-2 V s s t o -2Vss Vss-1.5V *0 或 -1.5V Vss Vss Vcc Vss 2-5V Vss Vcc Vcc Vss Vss*0 表示未选择列.
Vs是由根据编程速度的要求在几纳安到几十毫安的范围内变化的注入电流值设定的节点电压。通常，编程速度从几十微秒到几十毫秒。Vbias是P-阱34上的偏压，该电压可以是Vss或钳位于-1至-2伏特，以便提高注入效率。适于产生两种负偏置电压，一种用于偏置扩散区31，一种用于反向偏置P-阱34，的片载电路描述于L.A.Glasser andD.W.Dobberpuhl，“The Design and Analysis of VLSI Circuits”，(Dec.1985)，p.301-329，Addison-Wesley出版，该书在此引用作为参考。Vss是外部地电压。
尽管单元10用作图1所示的单个元件，但是它还可以连接成图5所示的阵列。在阵列中，示出多个单元10、10a、10b、10c、10d和10e。将同一行中的所有单元的刷新节点连接成一个单节点就形成了刷新节点24。这使得可以同时擦除和编程同一行中的所有单元。
将同一行中的所有独立单元的控制节点连接成一个节点就形成了控制节点28。这使浮栅22在编程过程中相对于同一行中的所有单元同时升高到相对较高的电压(Vpp)，例如7-14伏特，并在读过程中接近Vcc。然后，一起对同一行(行的宽度可以是字节或页)中的所有单元进行编程。
将同一行中的所有单元的源极线连接在一起就形成了源极节点36。类似地，将同一行中的所有单元连接成一个节点就形成了选择栅极节点32。
将同一列中的所有单元的漏极节点连接成一个单节点就形成了漏极节点26。该节点连接到读出放大器(未示出)。
阵列中的单元可以利用普通工艺技术制作，例如单个多晶硅(single poly)、双金属工艺。因为没有控制栅极，所以可以采用与常规逻辑线路工艺技术完全兼容的工艺技术。
在此列出的示例性参数是0.35μm或更大的部件尺寸，Vcc电压为2.7伏特或更高。随着技术允许更低的电压和更小的部件尺寸，这里的参数将相应地安比例变化。
起始衬底材料通常是P-型(100)硅，例如电阻率在10-25欧姆-厘米。P-阱34在所谓的三阱工艺中嵌在N-阱36中。P-阱34的典型阱深例如为2至4μm，平均掺杂浓度例如为1×1016至5×1016原子每立方厘米。
N-阱的典型阱深例如为4-8μm。掺杂浓度从4×1015到1×1016原子每立方厘米。三阱由反型掺杂N-阱36的P-阱34制作。
在三阱中制作元件的方法如下。利用剂量为1×1013至1.5×1013原子每平方厘米、能量从160Kev到大约100Kev的磷(P31)，进行N-阱的注入。N-阱的注入是在温度为1125至1150℃、持续时间为6至12小时的高温步骤的驱动下完成的。然后，利用P-阱注入对N-阱36进行反型掺杂。对于P-阱注入，采用能量为30Kev至180Kev的硼(B11)，典型的掺杂剂量是1.5×1013至2.5×1013原子每平方厘米。
然后，在1125至1150℃下，对N-阱36和P-阱34激励6至10小时。这使阱达到期望的掺杂浓度和深度。
在完成阱之后，执行标准的制作逻辑线路场氧化物和制作沟道停止层的步骤。调整场氧化物50和注入剂量，以便实现7至14伏特的场阈值，该值是由用于编程和擦除的Vpp值和逻辑线路工艺能力决定的。在完成场氧化物和沟道停止层之后，利用离子注入制成N+扩散区25和27，例如能量为30-60Kev、剂量为1.2×1014至2.5×1014原子每平方厘米的磷注入。然后，在925至1000℃下进行退火循环15至35分钟。
在制成N+扩散区25和27之后，制作栅极氧化物40和沟道氧化物42。例如，在晶片上干法生长70至90A的氧化物，接着是光刻胶掩膜步骤。光刻胶涂敷在除沟道氧化物42区域、N沟道区的周围区域和P沟道区的周围区域之外的所有区域上。然后，在没有涂敷光刻胶的所有区域进行N和P沟道阈值调整注入。缓冲氧化物刻蚀(BOE)用于刻蚀没有涂敷光刻胶的区域中的氧化物。在除去光刻胶之后，例如在900℃、具有部分氧的气氛中，干法生长氧化物到85至100埃厚，接着是975至1050℃的退火。这将制成典型厚度为120至150埃的栅极氧化物40，和厚度85至100埃的沟道氧化物42。
然后，在生长完氧化物40之后，利用多晶硅、硅化物或金属制作浮栅22。采用标准的栅极图形化，之后是源极/漏极注入步骤。这一次序制成两个电容和两个晶体管。沟道氧化物42夹在两个电极，N+扩散区25和浮栅22之间。这制成了隧穿电容18。夹在浮栅22和N+扩散区27之间的栅极氧化物40形成耦合电容14。夹在浮栅和沟道区47之间的栅极氧化物40形成读出晶体管12。选择晶体管16由栅极氧化物40和选择栅极33制成。
制成这些电容和晶体管结构之后，处理触点和互连层的后续工艺与标准的逻辑线路后端工艺相同。
尽管在前述说明中给出了一些参数和值，本领域的技术人员将认识到，这些参数和值只是用于示例。例如，通过反转掺杂pn结的导电类型和偏置极性，可以实现利用衬底热电子注入的单元结构。期望附属权利要求覆盖属于本发明真实宗旨和范围的所有修正和变化。