形成多级互连结构的方法 本发明涉及形成半导体器件的多级互连(布线)结构的方法，特别涉及形成具有较低电阻和较高布局密度的铜层的多级互连结构的方法。
用于制造半导体器件的常规布线工艺中，要对铝或铝合金层进行光刻和腐蚀步骤，以便形成第一级互连。然后，在第一级互连上淀积层间介质膜，之后，使之平面化。接着，在层间介质膜中形成通孔，并用钨芯柱填充。然后在层间介质膜上淀积铝或铝合金层，并进行光刻和腐蚀步骤，以形成第二级互连。
随着多级互连结构互连级数的增加，制造半导体器件的工艺因光刻和腐蚀步骤数增加而变得更复杂。另外，由于互连的间隔变得更细，层间介质膜的覆盖趋向于变得不完全，从而在其中形成有空洞。
在现阶段的具有0.18微米到0.20微米线宽的半导体器件中，互连的间隔减小，因而增大了互连间的寄生电容，所以半导体器件的性能因为大的RC时间常数而趋于退化。针对这个问题的一种解决方法是，提供具有比铝或铝合金互连小的电阻地铜互连。然而，对于铜特性腐蚀控制的难度妨碍了例如淀积和随后的腐蚀步骤的结合等普通腐蚀工艺的采用。
镶嵌工艺作为一种形成多级铜互连结构的工艺特别引人注目。下面将结合图1A-1I介绍利用镶嵌工艺形成多级铜互连结构的方法。
参见图1A，在硅衬底12上形成如BPSG(硼磷硅玻璃)等第一SiO2膜14。在第一SiO2膜14中形成通孔(未示出)，以暴露硅衬底12的扩散区的部位(源/漏区)。然后在通孔中形成导电芯柱(未示出)例如钨芯柱，使扩散区与上层互连连接。
然后，如图1B所示，利用等离子CVD工艺，在第一SiO2膜14上形成第二SiO2膜16。该等离子体CVD工艺例如使用硅烷(SiH4)和氧(O2)作反应气体。
接着，如图1C所示，在第二SiO2膜16上形成光刻胶膜18。利用光刻和腐蚀步骤使光刻胶膜18构图，以形成其上具有互连图形的构图的掩模18。然后，利用已构图的掩模18作腐蚀掩模，腐蚀第二SiO2膜16，从而形成布线槽20，在其底部露出形成于SiO2膜14中的导电芯柱(未示出)。
然后，利用等离子灰化(ashing)系统例如具有平行板电极的系统进行氧等离子体灰化，去掉掩模18。RF电压加在等离子灰化系统的上电极和下电极之间以进行灰化。
然后，如图1D所示，在晶片上均厚淀积(blanket-deposited)用作阻挡层的TiN膜22。另外，在TiN膜22上淀积铜层24，以填充布线槽20。
然后，对铜层24和TiN膜22进行化学机械抛光(CMP)步骤，直到露出SiO2膜16的上部，从而在槽中形成第一级铜互连24，如图1E所示。第一级铜互连24与其底部的导电芯柱(未示出)电接触，其在铜互连的上表面被露出，并被嵌埋于SiO2膜14中。
另外，在第二SiO2膜16和第一级互连24上形成如BPSG膜等第三SiO2膜26。然后在第三SiO2膜26上形成光刻胶膜28。使光刻胶膜28构图，以形成构图的掩模28。接着，如图1F所示，利用已构图的掩模28作腐蚀掩模，通过等离子腐蚀工艺选择性腐蚀第三SiO2膜26，从而形成通孔30，露出第一级铜互连24的顶部。
然后，在与用于已构图的掩模18类似的特定灰化条件下，通过氧等离子体灰化，去掉已构图的掩模28。在氧等离子体灰化工艺中，第一级铜互连24通过通孔30暴露于氧等离子气氛中。
然后，如图1G所示，在晶片上均厚淀积用作阻挡层的TiN膜32，然后在TiN膜32上淀积钨层34。
对TiN膜32和钨层34进行CMP工艺，直到露出第三SiO2膜26的顶部为止，从而留下填充通孔30的钨芯柱34，如图1H所示。
另外，通过等离子CVD工艺在第三SiO2膜26上形成第四SiO2膜38。如同第一级铜互连24的情况，在第四SiO2膜38中形成布线槽。在第四SiO2膜38上形成TiN膜40，然后在TiN膜40上淀积另一铜层42。对TiN膜40和铜层42进行CMP工艺，在槽中留下第二级铜互连42。为了在形成布线槽后去掉腐蚀掩模，在与用于去掉掩模18和28类似的特定灰化条件下，进行氧等离子体灰化。在氧等离子体灰化工艺期间，钨芯柱34通过第四SiO2膜38中的布线槽暴露于氧等离子体气氛中。
上述形成多级铜互连结构的镶嵌工艺不可避免地增大了第一和第二级铜互连的电阻，并且增大了互连与钨芯柱间的接触电阻。
这种电阻和接触电阻的增大限制了在多级互连结构中实现较细间隔互连和更多的级数，因而妨碍了更高集成度的半导体器件的实现。
上述问题还会在常规普通工艺中产生，这种工艺包括以下步骤：形成铜层；使铜层构图，形成铜互连；用层间介质膜嵌埋铜互连；将通孔图形传递到层间介质膜上；形成通孔。
因此，本发明的一个目的是提供一种形成多级铜互连结构的工艺，该结构具有较低的互连电阻和较低的互连接触电阻。
本发明提供一种制造半导体器件的多级互连结构的方法，包括以下步骤：形成具有上部铜层并位于衬底上的第一级互连；在第一级互连上形成第一层间介质膜；在第一层间介质膜上形成光刻胶掩模，该光刻胶掩模具有位于第一级互连的一部分上的开口；利用该光刻胶掩模，选择性腐蚀第一层间介质膜，形成暴露该部分第一级互连的通孔；在衬底温度低于160℃且衬底的RF功率不大于约0.7瓦/cm2条件下，利用等离子体灰化，至少去掉该光刻胶掩模的上部；以及形成通过通孔与第一级互连连接的第二级互连。
根据本发明的工艺，通过氧等离子灰化去掉至少腐蚀掩模的上部，同时将铜互连暴露于氧等离子体气氛中。在低于160℃的衬底温度和不高于0.7瓦/cm2的单位晶片表面积RF输出功率的条件下进行的氧等离子体灰化工艺防止了铜互连的氧化，可以实现具有较低电阻的多级铜互连结构。通过利用本发明的方法，可以提高半导体器件的集成度或布局密度。
形成铜互连的本发明工艺不限于任何特定工艺。这些工艺的例子包括镶嵌工艺、双镶嵌工艺和包括以下步骤的普通工艺：淀积铜层；形成用作掩模的光刻胶膜；以及利用该掩模腐蚀铜层，以形成铜互连。
结合附图，从以下的介绍中可以更清楚本发明的上述和其它目的、特点及优点。
图1A-1I是展示常规工艺和根据本发明一个实施例形成两级铜互连结构的各步骤的剖面图；
图2是展示等离子体灰化期间衬底温度和所形成铜氧化膜的厚度间的一般关系的曲线图；
图3是展示等离子灰化期间光刻胶去除率与衬底温度间一般关系的曲线图；以及
图4是展示等离子灰化系统的结构的示意框图。
在介绍本发明的实施例之间，首先介绍本发明的原理，以便于理解本发明。我们研究了形成铜多级互连结构的镶嵌工艺中涉及的铜互连电阻增大的原因，并已发现以下原因。
根据常规镶嵌工艺，在用钨填充形成于层间介质膜中的通孔，形成钨芯柱时，利用氧等离子体灰化去掉用作腐蚀掩模的光刻胶膜，同时将底层的互连暴露于氧等离子体气氛中。
就此，我们发现，铜互连的暴露表面被氧化，形成如Cu2O或CuO等氧化铜膜，因而引起了钨芯柱与铜互连间接触电阻的增大。我们还发现，该电阻的增大正比于形成于铜互连的暴露表面上的氧化铜膜的厚度。
我们研究了在单位衬底面积的RF输出功率值变化时，衬底温度和形成于铜互连上的氧化铜膜的厚度间的关系。结果示出图2中。
图2中，在衬底温度超过160℃时，不管RF输出功率如何，氧化铜膜的厚度迅速增加，导致了铜互连和钨芯柱间接触电阻的增大。另外，在给定的衬底温度下，当衬底的RF输出功率超过0.7W/cm2时，氧化铜膜的厚度迅速增加，导致了铜互连和钨芯柱间接触电阻的增大。应注意，由于在RF输出功率为0.0W时不能进行光刻胶掩模的灰化，所以所示出的RF输出功率为0.0W的情况是为了比较而简单示出的，实际上不存在这种情况。
下面将讨论光刻胶去除率的下限。随着偏置功率的减小，光刻胶去除率下降。图3示出了光刻胶的去除率取决于衬底温度。由于典型的光刻胶膜厚度为约700nm，在偏置功率密度为7W/cm2且衬底温度不高于100℃时，光刻胶去除度下降到100nm/分钟。这种情况下，光刻胶掩模的去除至少要花10分钟，从处理时间来看是不实际的。因此，光刻胶去除的实际衬底温度在约100℃到低于160℃的范围。
根据上述发现，我们在本发明中得出以下结论，利用氧等离子灰化去除用作腐蚀掩模的光刻胶膜的工艺条件应包括低于160℃的衬底温度和不大于0.7W/cm2的单位衬底面积的RF输出功率。
本发明形成铜互连的工艺中，淀积铜层的方法没有特殊限制。这种方法的例子包括溅射、镀敷、和CVD。所淀积铜层的铜纯度基本上可以是100％。
用于本发明的等离子体灰化系统的类型没有特别限制。这种等离了体灰化系统的例子包括平行板型、下游(dowmstream)型和ICP型。
从防止铜氧化的观点来看，等离子体灰化系统的处理室内的氧压力最好尽可能低，只要能产生氧等离子体即可。
下面结合附图具体介绍本发明的一个实施例。本实施例旨在制造具有由铜构成的互连且其厚例如为2000-3000埃的两级互连结构的镶嵌工艺。图4示意性地展示了用于在本实施例的镶嵌工艺中进行等离子体灰化的等离子灰化系统。
图4中，等离子体灰化系统50是平行板型，包括灰化室52、平板型上电极54和平板型下电极56。上下电极54和56平行设置，并置于灰化室52内。
等离子体灰化系统50还包括用于抽空灰化室52的真空泵58、用于在上电极54和下电极56间提供RF电压的RF源60、及向灰化室52提供反应气体的气体供应系统62。等离子体产生于上电极54和下电极56之间，以便对设置于下电极56上的晶片进行等离子灰化。
气体供应系统62包括用作反应气体源的气缸64和用于控制反应气体的流量的质流控制器66。
下面结合图1A-1I介绍本实施例的工艺。本实施例的工艺与用于形成铜互连的常规工艺相同，只是实施例中的氧等离子体灰化步骤所用灰化条件不同，且能够用铜芯柱代替钨芯柱。
如图1A所示，在硅衬底12上形成(如BPSG)等第一SiO2膜14。在第一SiO2膜14中形成通孔(未示出)，以暴露硅衬底12的扩散区(源/漏区)的部位。然后在通孔中形成导电芯柱(未示出)例如钨芯柱，用于连接扩散区与上部互连。
然后，如图1B所示，利用等离子CVD工艺，在第一SiO2膜14上形成第二SiO膜16。该等离子体CVD工艺例如使用硅烷(SiH4)和氧(O2)作反应气体。
接着，如图1C所示，在第二SiO2膜16上形成光刻胶膜18。利用光刻和腐蚀步骤使光刻胶膜18构图，以形成其上具有传递过来的互连图形的构图的掩模18。然后，利用已构图的掩模18作腐蚀掩模，选择腐蚀第二SiO2膜16，从而形成具有开口上部并在其底部露出形成于SiO2膜14中的导电芯柱(未示出)的布线槽20。
本实施例使用用于光刻胶掩模的光刻胶材料，如PFI-15(Sumitomo Chemical Co.,Ltd.的产品)。
然后，利用等离子灰化(ashing)系统，通过氧等离子体灰化，去掉掩模18。如果导电芯柱例如由铜构成，则在以下条件下利用等离子灰化系统50进行去掉掩模18的氧等离子体灰化。灰化条件
衬底：温度150℃
反应气体和流量：O2/30sccm
处理室压力：3毫乇
单位面积的RF输出功率：0.7W/cm2
然后，如图1D所示，在晶片上均厚淀积用作阻挡层的TiN膜22。另外，在TiN膜22上淀积铜层24，以填充布线槽20。
然后，对铜层24和TiN膜22进行化学机械抛光(CMP)步骤，直到露出第二SiO2膜16的顶部为止，从而在槽中形成第一级铜互连24，如图1E所示。所示出的第一级铜互连24与其底部的导电芯柱(未示出)电接触，其上表面被露出，并互连24的俩侧被第二SiO2膜16掩埋。
另外，在第二SiO2膜16上形成(如BPSG)第三SiO2膜26。然后在第三SiO2膜26上形成另一光刻胶膜28。使光刻胶膜28构图，以形成构图的掩模28。接着，如图1F所示，通过氧等离子腐蚀工艺腐蚀第三SiO2膜26，从而形成通孔30，露出第一级铜互连24。本实施例使用用于光刻胶掩模的光刻胶材料，例如PFI-15(Sumitomo Chemical Co.,Ltd.的产品)。
然后，在与上述特定条件类似的灰化条件下，利用等离子灰化系统50，通过氧等离子体灰化，去掉掩模28。在氧等离子体灰化工艺中，第一级铜互连24的顶部通过通孔30暴露于氧等离子气氛中。
然后，如图1G所示，在晶片的整个表面上均厚淀积用作阻挡层的TiN膜32，然后在TiN膜32上淀积铜层34。
对TiN膜32和铜层34进行CMP步骤，直到露出第三SiO2膜26的顶部为止，从而形成填充通孔30的铜芯柱34，如图1H所示。
另外，利用等离子CVD工艺，在第三SiO2膜26上形成第四SiO2膜38。如同在第一级铜互连24的情况下，在第四SiO2膜38中形成布线槽。在第四SiO2膜38上形成TiN膜40，然后在该TiN膜40上淀积铜层42。对TiN膜40和铜层42进行CMP工艺，形成第二级铜互连42。
为了在形成用于第二级铜互连42的布线槽后去掉腐蚀掩模，利用等离子灰化系统50，并在与用于去掉掩模28类似的灰化条件下，进行氧等离子体灰化。在氧等离子体灰化工艺期间，铜芯柱34通过该布线槽暴露于氧等离子体气氛中。
结合去掉整个掩模18或28的氧等离子灰化介绍了上述实施例。然而，氧等离子灰化的应用不限于此。例如，可以通过氧等离子灰化只去掉掩模18或28的上部，可以利用如丙酮或任何其它有机溶剂等清洗溶液去掉掩模的其余部分。
由于仅为举例介绍了上述实施例，所以本发明不限于上述实施例，所属领域的技术人员可以由此容易地作出各种变形或替换，而不脱离本发明的范围。