形成配线结构的方法 本发明涉及一种在基片上形成用于半导体器件的Cu(铜)配线结构的方法，尤其是形成一种具有低电阻的铜细微多层配线结构的方法。
在半导体器件中形成配线结构的传统和标准工艺包括：利用光刻和蚀刻法通过处理由铝或铝合金制成的第一层次配线层形成第一层次配线，在第一层次配线上沉积一层间电介质膜，压平第一层次配线，形成一通孔，用钨填充通孔，利用光刻和蚀刻法沉积由铝或铝合金制成的第二层次配线层并处理第二层次配线层。
在传统的配线工艺中，随着多层配线结构的进展，由于光刻和蚀刻法的步骤数增加使得工艺变得复杂。而且，因为随着配线节距的减小，层间电介质膜的覆盖变得困难，所以很难填充不形成空隙的配线间的空间。
在产生0.18-0.20微米的线宽时，线节距变窄，并且不能忽略配线间的电容的增加，这样由于信号/传输延迟而使得LSI的性能恶化。作为一种防止这种恶化的可能方式，与铝或铝合金相比具有较低电阻值的铜配线引起了人们的注意。但是，铜的蚀刻很难被控制，结果，按照制造传统铝配线的类似工艺处理铜以制造配线很难行地通。
为了克服这一缺点，一种按照达马信(Damasin)工艺形成的具有铜配线的多层次配线结构正在引起人们的注意。
将参照图1描述上述形成具有铜配线的多层次结构的方法。
首先，如图1A所示，在硅基片12上形成一由BPSG(硼磷硅酸盐玻璃)制成的二氧化硅膜14，然后在硅基片12中形成一用于暴露扩散区(源/漏区)的通孔(未示出)以形成一导电插塞(未示出)，比如与硅基片12的扩散区电接触的钨插塞。
然后，如图1B所示，采用等离子体CVD(化学蒸发沉积)方法在二氧化硅膜14上形成一等离子体二氧化硅膜16。诸如硅烷(SiH4)和氧气之类的反应气体被用于形成等离子体二氧化硅膜16。
在等离子体二氧化硅膜16上形成光刻胶膜18后，通过光刻和蚀刻法形成一掩膜，通过制作图形将配线图形转移到该掩膜上。然后，通过利用掩膜18作为蚀刻掩膜，进行蚀刻以形成配线沟20，该配线沟20穿透等离子体二氧化硅膜16以暴露在二氧化硅膜14中形成的导电插塞(未示出)，如图1C所示。
通过氧等离子体灰化去除掩膜18。然后，如图1D所示，在基片的整个表面上沉积作为阻挡层的氮化钛(TiN)膜22，进一步在氮化钛膜22上形成铜层24以便用铜填充配线沟20。
通过CMP(化学机械抛光)方法抛光铜层24和氮化钛膜22直到等离子体二氧化硅膜16暴露为止，如图1E所示，形成在底部与导电插塞(未示出)电接触的第一层次铜配线(铜层)24，该铜层的上表面暴露，其侧表面与二氧化硅膜16接触。
然后，在晶片表面上形成比如由BPSG制成的作为层间电介质膜的二氧化硅膜26，随后通过制作图形在其上形成光刻胶膜以获得一掩膜28。如图1F所示，使用上述掩膜28作为蚀刻掩膜蚀刻二氧化硅膜26以形成用于暴露第一层次铜配线24的通孔30。
为了减少将埋置于通孔30中的钨插塞与第一层次铜配线24的间的接触电阻，冲洗晶片以便清洁通孔30的底部或第一层次铜配线24的表面。
冲洗后，基片被在300-700摄氏度之间的温度范围内进行热处理或烘烤处理以从基片中去除在冲洗过程中进入层间电介质膜的包含水分的液体，以便通过改进第一层次铜配线的令人满意的结晶来提高电迁移的耐久性。在热处理中，第一层次铜配线24通过通孔30暴露。
然后，如图1G所示，在基片的整个表面上形成作为阻挡层的氮化钛膜32，在氮化钛膜32上形成钨层34。
氮化钛膜32和钨层34被按照CMP方法抛光直到等离子体二氧化硅膜26露出，并且如图1H所示，形成埋置于通孔30中的钨插塞34。
接着，在等离子体膜26上形成等离子体膜38，并形成一个与第一层次铜配线24的形成相似的配线沟。然后形成一氮化钛膜(TiN)40和一铜层42，这个叠层用CMP方法抛光以制得如图1I所示的第二层铜配线。
在大约400摄氏度温度氢气气氛下(氢气退火)进行热处理以提高第一层次铜配线24和第二层次铜配线42的结晶性能，结果，晶体颗粒变得更大提高了电迁移的耐久性。
在按照Damasin工艺形成铜配线的传统方法中，第一层次铜配线与第二层次铜配线以及钨插塞与第一层次铜配线之间，钨插塞与第二层次铜配线之间的接触部分的电阻值不可避免地增加。
这就限制了配线的最小化和多层次结构的实现，并且是半导体器件高度集成化的障碍。
尽管在上述描述中，采用Damasin工艺形成铜配线的方法中存在电阻值增加的问题，该问题不仅出现在Damasin工艺中，而且出现在由沉积铜层、通过制作图形形成铜配线、埋置电介质膜及开通孔组成的传统工艺中。
考虑上述问题，本发明的目的是提供一种形成具有低电阻值的多层次铜配线结构的方法。
本发明所提供的形成铜配线的方法包括下述步骤：在基片上形成暴露的铜配线，在一个非氧化气氛的热处理炉中对基片进行热处理，在非氧化气氛下将铜配线的温度降至160摄氏度以下，以及将经过热处理的基片暴露在大气中进行冷却。
按照本发明形成配线结构的方法，可以实现具有低电阻值的铜配线。通过采用形成铜配线的该种方法，可进一步提高半导体器件的高度集成化和最小化。
本发明的上述和其它目的、特征及其优点将在下面参照附图的描述中更加清楚。
图1A-1I是示出按照传统方法和本发明的方法形成两层铜配线结构的各个步骤的基片的截面图。
图2是示出表面电阻随配线宽度变化的关系图。
图3是示出氧化铜膜厚度与基片温度之间的关系图。
图4是示出导电插塞的直径与电阻之间的关系图。
图5是示出热处理装置的示意平面图。
本发明的发明者通过研究当通过传统Damasin工艺形成铜多层次配线结构时铜配线电阻提高的原因有了以下发现。
如上所述，在传统铜配线形成工艺中，当钨插塞形成时，通孔和第一层次铜配线的表面通过清洗基片得到清洁。为了排出进入二氧化硅膜16的水分，在热处理炉中对基片进行热处理。从炉中取出基片后，为了将钨插塞埋置于通孔中，基片被传送到用于形成钨覆盖层的装置中。
本发明的发明者通过研究发现，当基片从炉中取出后暴露在大气中时，由于通过通孔暴露的铜配线表面层被氧化成Cu2O或CuO，所以第一层次铜配线的电阻和与钨插塞电连接的电阻升高，并且电阻值的升高与在第一层次铜配线上形成的铜氧化膜的厚度成正比。
当在基片上形成第二层次铜配线并且在氢气退火后从炉中取出基片时也出现此现象。
当基片暴露在大气中时，氧化过程从配线层的表面开始。图2是示出表面电阻随线宽度变化的关系图。如图所示，配线电阻随线宽度和薄膜厚度的减小而迅速增加。这是因为随着线宽度和薄膜厚度的减小，被氧化表面层相对于总体厚度或总体配线体积的相对厚度增加。当薄膜厚度为300纳米(0.3微米)或更小时，被氧化表面层的体积比变为30％或更大，并且不可忽略配线电阻的增加。
本发明的发明者已经研究了在铜配线中形成的氧化膜的厚度与暴露在大气中的基片的温度的相互关系，作为一个参数，当基片被冷却时，基片被置于其中的大气中的大气压力图3所示的结果，图3是示出上述的关系的图。
图3示出当基片温度超过160摄氏度时，氧化铜膜的薄膜厚度增加，使得铜配线的电阻值迅速增加。该图示出在同样的温度下随着大气压力的降低薄膜厚度减小。
通过研究当基片温度超过160摄氏度及低于160摄氏度时，导电插塞的直径与在其上下表面与导电插塞接触的铜配线的电阻值之间的相互关系得到了图4所示的结果。
该图表明，当基片温度超过160摄氏度时，置于导电插塞之间的铜配线的电阻值随着导电插塞的直径的减小而迅速增加。换句话说，铜配线表面层的电阻随着导电插塞的直径的减小成为增加铜配线间电阻值的主要因素。
本发明的发明者已经发现，当热处理后基片暴露在大气中时，基片温度要求低于160摄氏度。
在铜配线形成步骤中不限制沉积铜层的方式，比如，可采用众所周知的溅蚀法、电镀法及化学蒸气沉积法以及它们的组合方法。铜层中的铜最好具有100％的纯度。
假如铜的氧化不发生则不限制160摄氏度下铜配线的冷却方法，并且可在非氧化气氛中进行冷却。例如，在真空或惰性气体气氛中基片被自冷却，或者在惰性气氛中把被冷却的惰性气体吹到基片上进行强制冷却。
在热处理步骤中热处理的温度取决于热处理的目的。非氧化气氛意味着还原气氛(如氢气气氛)和惰性气体气氛(如氩气气氛)。在冷却基片时的非氧化气氛不必与热处理步骤中的气氛相同，比如，除非铜被氧化，否则可采用真空气氛或氮气气氛。
采用按照本发明的形成配线的方法，不必考虑形成配线的方式，只要是形成铜配线即可。例如，本发明的方法可应用于形成铜配线的常规方法，在常规方法中，通过处理利用光刻和蚀刻法制备的铜层形成铜配线，以及应用于Damasin工艺或双重Damasin工艺。
本发明适用于在基片上形成具有厚度为500纳米或更小，以及宽度为0.5微米或更小的细微铜配线。
在按照本发明的一最佳实施例的铜沉积步骤中，在铜沉积之前，形成一除铜以外的金属层作为粘结层或阻挡层，并且在CNP步骤中，在铜层上进行CMP处理，然后在除铜以外的金属层上进行CMP处理。
作为形成除铜以外的金属册的金属，可以采用诸如铊(Ta)、氮化铊(TaN)、氮化钛(TiN)和氮化钨(WN)之类的金属或金属氮化物。
下面将参照附图描述本发明的一个实施例。
该实施例是本发明的方法应用于按照Damasin工艺形成具有厚度为2000-3000埃的两层配线结构的一个例子。图5是在形成该实施例的配线结构时进行热处理的装置示意图。
如图5所示的热处理装置包括一用于送进基片的装载锁定室52、一具有与室52相同气氛或真空气氛的斜面退火炉或一RTA(快速热退火)炉54以及一用于送出在真空下具有非氧化气氛的基片的卸载锁定室56。在图5中，标号58表示位于热处理炉54之前的包括一用于处理基片的机器人的前端室。
下面将参照图1描述按照本实施例形成配线结构的一种方法。
本实施例的方法与形成配线结构的传统方法相同，除了在把基片暴露在大气中之前，为了从热处理步骤转到下一步骤(比如，铜沉积步骤)，当从炉54中取出在热处理炉54中已热处理的基片时，在卸载锁定室56中把退火炉冷却到160摄氏度或更低温度，以及铜被用作金属插塞。
首先，如图1A所示，在硅基片12上形成一由BPSG(硼磷硅酸盐玻璃)制成的二氧化硅膜14，然后在硅基片12中形成一用于暴露扩散区(源/漏区)的通孔(未示出)以形成一导电插塞(未示出)，比如与硅基片12的扩散区电接触的钨插塞。
然后，如图1B所示，采用等离子体CVD(化学蒸发沉积)方法在二氧化硅膜14上形成一等离子体二氧化硅膜16。诸如硅烷(SiH4)和氧气之类的反应气体被用于形成等离子体二氧化硅膜16。
在等离子体二氧化硅膜16上形成光刻胶膜18后，通过光刻和蚀刻法形成一掩膜，通过制作图形将配线图形转移到该掩膜上。然后，通过利用掩膜18作为蚀刻掩膜，进行蚀刻以形成配线沟20，该配线沟20渗透等离子体二氧化硅膜16以暴露在二氧化硅膜14中形成的导电插塞(未示出)，如图1C所示。
通过氧等离子体砂磨去除掩膜18。然后，如图1D所示，在基片的整个表面上沉积作为阻挡层的氮化钛(TiN)膜22，进一步在氮化钛膜22上形成铜层24以便用铜填充配线沟20。
通过CMP(化学机械抛光)方法抛光铜层24和氮化钛膜22直到等离子体二氧化硅膜16暴露为止，如图1E所示，形成在底部与导电插塞(未示出)电接触的第一层次铜配线(铜层)24，该铜层的上表面暴露，其侧表面与二氧化硅膜16接触。
然后，在晶片表面上形成比如由BPSG制成的作为层间电介质膜的二氧化硅膜26，随后通过制作图形在其上形成光刻胶膜以获得一掩膜28。如图1F所示，使用上述掩膜28作为蚀刻掩膜蚀刻二氧化硅膜26以形成用于暴露第一层次铜配线24的通孔30。
为了减少置于通孔30中的钨插塞与第一层次铜配线24的间的接触电阻，冲洗晶片以便清洁通孔30的底部或第一层次铜配线24的表面。
冲洗后，基片被在300-700摄氏度之间的温度范围内进行热处理或烘烤处理以从基片中去除在冲洗过程中进入层间电介质膜的包含水分的液体，以便通过改进第一层次铜配线的令人满意的结晶来提高电迁移的耐久性。在热处理中，第一层次铜配线24通过通孔30暴露。
在热处理步骤中，通过热处理装置50的装载锁定室52将基片传送到热处理炉54中。在300-700摄氏度之间的特定温度下在热处理炉54中把基片热处理20分钟。在卸载锁定室56中把基片自冷却到160摄氏度以下。在该热处理过程中，第一层次铜配线24被通过通孔30暴露。
然后，如图1G所示，在基片的整个表面上形成作为阻挡层的氮化钛膜32，在氮化钛膜32上形成铜层34。
氮化钛膜32和铜层34被按照CMP方法抛光直到等离子体二氧化硅膜26露出，并且如图1H所示，形成埋置于通孔30中的铜插塞34。
接着，在等离子体膜26上形成等离子体膜38，并形成一个与第一层次铜配线24的形成相似的配线沟。然后清洗具有配线沟的基片。在基片被热处理后，如上所述，在卸载锁定室56中把基片自冷却到160摄氏度以下。在该热处理过程中，铜插塞34被通过配线沟暴露。
然后，形成氮化钛膜(TiN)40和一铜层42，这个薄层用CMP方法抛光以制得如图1I所示的第二层铜配线。
在大约400摄氏度温度氢气气氛下(氢气退火)进行热处理以提高第一层次铜配线24和第二层次铜配线42的结晶性能，结果，晶体颗粒变得更大提高了电迁移的耐久性。
在包含第二层次铜配线42的基片上形成诸如电介质膜之类的一保护层后可进行氢气退火。
在氢气退火步骤中，首先通过热处理装置50的装载锁定室52将基片传送到热处理炉54中。在400摄氏度下在热处理炉54中把基片热处理20分钟。然后，在卸载锁定室56中把基片自冷却到160摄氏度以下。在该热处理过程中，暴露所有的第二层次铜配线。
在相对低的温度下把基片暴露在大气中的热处理工艺可被应用于铜配线形成工艺，在该铜配线形成工艺中，因为在后续处理中铜也被暴露表面，所以同时进行配线层的蚀刻和通孔的打开。
由于上述实施例仅作为例子来描述，所以本发明并不限于上述实施例，同领域技术熟练人员可进行各种变化和修改，这些变化和修改到包含在本发明的范围之内。